寫FPGA和Verilog的人幾乎都有一個繞不過去的入門關(guān)卡就是按鍵消抖。你興沖沖燒錄了第一個點(diǎn)燈程序按下板子上的按鍵結(jié)果燈要么不亮要么閃爍好幾下要么計數(shù)器一下子跳了好幾個數(shù)。這時候十有八九不是板子壞了而是少了“按鍵消抖”這一步。這篇內(nèi)容就是專門給剛接觸Verilog的小白準(zhǔn)備的我會從按鍵為什么會有抖動講起把消抖的常見思路拆開然后手寫一段可以直接用的Verilog消抖代碼再帶你用Icarus Verilog寫testbench做仿真最后把新手最容易踩的坑一次性列清楚。我能理解你現(xiàn)在可能是剛學(xué)數(shù)字邏輯代碼能跑通但心里發(fā)虛也理解你可能已經(jīng)被各種模塊例化、狀態(tài)機(jī)、時序約束搞得頭暈。放心按鍵消抖是典型的“麻雀雖小五臟俱全”的入門案例只要你認(rèn)真跟完這篇你對時鐘計數(shù)、信號同步、邊沿檢測、仿真驗證都會有一個非常直觀的認(rèn)識。看完之后你可以直接照著抄到自己的工程里也能理解為什么網(wǎng)上搜出來的按鍵消抖代碼長什么樣、為什么那樣寫。另外多說一句按鍵消抖雖然看著簡單但里面藏著的“時間窗口”、“穩(wěn)定電平確認(rèn)”、“亞穩(wěn)態(tài)處理”這些概念后面學(xué)IIC、SPI、串口、DDR3都會反復(fù)遇到。所以別覺得這是小題大做把這個例子吃透比刷十遍語法書都管用。1. 按鍵抖動到底是怎么一回事機(jī)械世界的毛刺怎么進(jìn)了數(shù)字系統(tǒng)1.1 機(jī)械開關(guān)不是理想開關(guān)按下瞬間會“彈跳”你可以在紙上畫一個理想的按鍵按下通松開斷。但在真實世界里按鍵內(nèi)部是金屬彈片或者導(dǎo)電橡膠機(jī)械結(jié)構(gòu)從接觸到穩(wěn)定需要幾毫秒甚至幾十毫秒。這段時間里觸點(diǎn)會靠自身的彈性反復(fù)彈開、接觸、再彈開、再接觸就像你用力關(guān)一扇有彈簧的門門不會一次合上而是在門框上彈幾下才安靜下來。用示波器看按鍵引腳的電平你會發(fā)現(xiàn)按下時并不是干凈地從高電平跳到低電平而是來回抖動一串脈沖高、低、高、低交替持續(xù)幾毫秒到幾十毫秒不等。這個現(xiàn)象就叫“抖動”bounce。對模擬電路工程師來說這是物理接觸的必然現(xiàn)象對數(shù)字邏輯工程師來說這串抖動脈沖會造成嚴(yán)重問題因為數(shù)字電路只認(rèn)0和1不知道什么是“彈跳”。按鍵抖動通常發(fā)生在按下和釋放兩個階段而且持續(xù)時間不是固定的。同一個按鍵按得快一點(diǎn)和按得慢一點(diǎn)抖動波形都不一樣不同批次、不同型號的按鍵抖動時間也千差萬別。這也是為什么按鍵消抖不能靠固定寫死一種完全精確的模型而是要用“等待穩(wěn)定”的思路來處理。1.2 不消抖直接采樣后果是什么如果你直接把按鍵引腳接到FPGA的輸入端口然后在always塊里讀取寄存器的值最直觀的后果就是一次物理按鍵會被當(dāng)成多次數(shù)字按鍵。舉個例子你寫了一個計數(shù)器每檢測到一次按鍵按下就加一。本來你想按一下加到1結(jié)果因為抖動key_in在幾毫秒內(nèi)變化了十幾次計數(shù)器直接從0跳到了12。你用數(shù)碼管顯示就會發(fā)現(xiàn)數(shù)碼管數(shù)字亂跳或者一瞬間閃過好幾個數(shù)字。如果是用在搶答器、鬧鐘設(shè)置、步進(jìn)電機(jī)控制這種對輸入次數(shù)敏感的場景誤觸發(fā)會讓人崩潰。更隱蔽的問題是按鍵信號是異步輸入的和FPGA時鐘沒有任何固定關(guān)系。如果直接拿這個信號做邊沿檢測會產(chǎn)生亞穩(wěn)態(tài)。所謂亞穩(wěn)態(tài)就是觸發(fā)器的建立時間和保持時間沒有被滿足輸出端在0和1之間震蕩甚至?xí)堰@個不確定狀態(tài)傳給后面的電路導(dǎo)致整個邏輯錯亂。所以按鍵信號不能直接進(jìn)時序邏輯需要先同步。我曾經(jīng)在一個小項目里圖省事沒有消抖就檢測下降沿結(jié)果每次按下去串口發(fā)送的都是亂七八糟的字符。一開始以為是波特率錯了折騰半天才發(fā)現(xiàn)是抖動導(dǎo)致同一個字節(jié)被發(fā)送了好多次。從那以后我再也不敢不消抖直接采按鍵了。2. 消抖思路拆解硬件上能消邏輯上也能消2.1 硬件消抖RC低通濾波和施密特觸發(fā)器最傳統(tǒng)的消抖方式是在電路板上解決。按鍵引腳對地接一個電容再串聯(lián)一個電阻組成RC低通濾波器。抖動脈沖頻率高電容會把高頻成分濾掉讓電平信號變得圓滑。后面再接一個施密特觸發(fā)器整形就能輸出干凈的高低電平。這種方案在模擬電路時代很成熟成本低、可靠性高。但FPGA開發(fā)板為了節(jié)約面積和靈活性不會給每個按鍵都配一組RC濾波和施密特觸發(fā)器。大多數(shù)開發(fā)板的按鍵只有簡單的上拉電阻直接把電平送到FPGA引腳。所以你想用現(xiàn)成板子做實驗最靠譜的辦法就是寫Verilog邏輯做消抖。硬件消抖還有一個問題RC時間常數(shù)是固定的一旦按鍵老化、抖動時間變長濾波效果就會變差。邏輯消抖可以通過參數(shù)隨時調(diào)整等待時間甚至在同一個設(shè)計里給不同按鍵配置不同消抖時長這在硬件方案里很難做到。2.2 邏輯消抖的核心延時采樣和連續(xù)電平確認(rèn)邏輯消抖的原理說穿了很簡單抖動期間電平是亂的我不能每看到一個變化就信一次我要等一段時間如果這段時間內(nèi)電平穩(wěn)定在一個值我再認(rèn)為按鍵真的按下了。最常見的實現(xiàn)方法是“延時采樣”。檢測到按鍵電平變化后啟動一個計數(shù)器計數(shù)到設(shè)定的消抖時間比如20ms。如果在這20ms內(nèi)電平一直保持新狀態(tài)就判定電平切換有效如果中途又變回去了說明之前的“新狀態(tài)”只是抖動計數(shù)器清零重新等待。這種方法相當(dāng)于給信號加了一個“時間窗口”窗口內(nèi)穩(wěn)定才算數(shù)。另一種思路是“連續(xù)多次采樣”。一個信號連續(xù)N個采樣周期都讀到同一個值才認(rèn)為它是真的。比如連續(xù)采樣20次每次間隔1ms如果20次全是低電平就判定按鍵按下。這種方法本質(zhì)上是滑動窗口濾波的雛形。從工程角度說延時采樣法對隨機(jī)抖動更有效因為它允許抖動期內(nèi)電平反復(fù)變化只要在最后一段時間穩(wěn)定即可。連續(xù)采樣法則取決于N次采樣的覆蓋范圍和抖動概率覆蓋不好的話也可能誤判。實際綜合設(shè)計里兩種思路都有應(yīng)用按鍵消抖通常用延時采樣高速總線上的毛刺濾除則偏向滑動窗口。2.3 滑動窗口濾波和按鍵消抖是什么關(guān)系你可能最近在看Verilog相關(guān)經(jīng)驗帖時總看到“滑動窗口濾波”這個詞它和按鍵消抖其實是一家人?；瑒哟翱诘暮诵乃枷胧蔷S護(hù)一個長度為N的移位寄存器每個時鐘周期把當(dāng)前輸入移進(jìn)去然后看整個窗口里的數(shù)據(jù)規(guī)律。如果窗口里所有位都是0說明輸入長時間穩(wěn)定在0如果所有位都是1說明輸入穩(wěn)定在1如果窗口里有0也有1說明信號還在變化輸出保持上一次的結(jié)果。這樣做可以實時濾除窄毛刺因為在窗口長度內(nèi)只要有一個采樣點(diǎn)“反彈”輸出就不會改變。按鍵消抖可以看成滑動窗口的簡化版不需要完整保存N個點(diǎn)只需要一個計數(shù)器記錄“新狀態(tài)維持了多久”。只要這個持續(xù)時間超過閾值就判定穩(wěn)定。所以你在很多綜合代碼里會看到計數(shù)器方案而不是真正的移位寄存器方案因為計數(shù)器占用的寄存器少很多邏輯也更簡單。理解這層關(guān)系很重要。等以后你去處理IIC總線上的SDA毛刺、SPI時鐘邊沿附近的數(shù)據(jù)抖動或者DDR3讀寫時對有效窗口的采樣你會發(fā)現(xiàn)方法一模一樣窗口內(nèi)穩(wěn)定數(shù)據(jù)才可信。3. Verilog按鍵消抖模塊從零開始寫參數(shù)、代碼、逐行解讀3.1 先把參數(shù)算清楚時鐘頻率、消抖時間、計數(shù)器位寬寫代碼之前先把數(shù)學(xué)搞好。假設(shè)你板子上的時鐘頻率是50MHz也就是每秒50,000,000個周期一個周期20ns。想要消抖20ms那么需要等待的時間周期數(shù)就是50,000,000 × 20 / 1000 1,000,000也就是需要數(shù)到100萬個周期。這個數(shù)字用二進(jìn)制表示需要多少位因為2^20 1,048,576剛好大于100萬所以計數(shù)器位寬20位就夠了。如果板子時鐘是100MHz消抖時間還是20ms那就要數(shù)2,000,000個周期仍然要用20位以上2^21 2,097,152。如果不重新算直接把之前50MHz工程里的計數(shù)器位寬照抄很可能因為位寬不夠?qū)е掠嫈?shù)器溢出消抖時間遠(yuǎn)小于預(yù)期。有一個Verilog內(nèi)置函數(shù)可以省去人工計算就是$clog2返回參數(shù)向上取整的以2為底的對數(shù)。比如$clog2(1_000_000)結(jié)果是20。你可以用localparam CNT_WIDTH $clog2(CNT_LIMIT 1);來讓代碼適應(yīng)不同參數(shù)不會出現(xiàn)位寬不夠的問題。注意$clog2是SystemVerilog語法但I(xiàn)carus Verilog也支持很多綜合工具也都兼容可以放心用。3.2 核心第一步為什么要給按鍵輸入打兩拍按鍵信號是真實世界的物理信號和FPGA內(nèi)部時鐘完全無關(guān)。直接把這種異步信號送入always塊觸發(fā)器很容易進(jìn)入亞穩(wěn)態(tài)。解決辦法是“兩級同步”也就是把一個寄存器串聯(lián)到下一個寄存器。第一級寄存器采樣到按鍵信號時可能處于亞穩(wěn)態(tài)但它有整個時鐘周期來穩(wěn)定。到下一個時鐘上升沿第二級寄存器再從第一級取值此時第一級輸出大概率已經(jīng)穩(wěn)定了。這個“打兩拍”的結(jié)構(gòu)并不能百分之百消除亞穩(wěn)態(tài)但能把亞穩(wěn)態(tài)傳遞到后續(xù)電路的概率降到幾乎可以忽略。工業(yè)界標(biāo)準(zhǔn)做法就是至少兩個觸發(fā)器做同步。同步之后的信號抖動的毛刺會被拆分到相鄰時鐘周期但邏輯電平和原始輸入基本一致不影響消抖判斷。你可以把同步后的信號名字寫在代碼注釋里這樣后面的人一看就知道這個信號是安全可用的。另外要注意同步器的復(fù)位初值應(yīng)該和按鍵松開電平一致。一般開發(fā)板按鍵按下為低電平松開為高電平所以兩個同步寄存器復(fù)位時都應(yīng)該賦值為1。如果初始化成0上電瞬間會誤判成“已按下”后面整個消抖邏輯都會出錯。3.3 完整可綜合代碼與逐行解析下面這段是完整的Verilog按鍵消抖模塊參數(shù)化設(shè)計支持不同時鐘頻率和消抖時間。代碼風(fēng)格盡量簡潔適合小白閱讀。module key_debounce #( parameter CLK_FREQ 50_000_000, // 時鐘頻率單位Hz parameter DEBOUNCE_MS 20 // 消抖時間單位ms )( input wire clk, input wire rst_n, input wire key_in, // 原始按鍵輸入按下為0松開為1 output reg key_out // 消抖后的電平輸出 ); // 消抖時間對應(yīng)的時鐘周期數(shù) localparam CNT_LIMIT CLK_FREQ * DEBOUNCE_MS / 1000; // 計數(shù)器位寬自動計算 localparam CNT_WIDTH $clog2(CNT_LIMIT 1); localparam CNT_MAX CNT_LIMIT - 1; reg [CNT_WIDTH-1:0] cnt; reg key_in_d1; reg key_in_d2; reg key_stable; wire key_sync; assign key_sync key_in_d2; // 一級輸入同步消除亞穩(wěn)態(tài) always (posedge clk or negedge rst_n) begin if(!rst_n) begin key_in_d1 1b1; key_in_d2 1b1; end else begin key_in_d1 key_in; key_in_d2 key_in_d1; end end // 二級核心消抖邏輯 always (posedge clk or negedge rst_n) begin if(!rst_n) begin cnt 0; key_stable 1b1; // 復(fù)位默認(rèn)松開 end else if(key_sync ! key_stable) begin if(cnt CNT_MAX) begin key_stable key_sync; cnt 0; end else begin cnt cnt 1b1; end end else begin cnt 0; end end assign key_out key_stable; endmodule逐行來看。key_sync是同步后的按鍵信號。第二個always塊里key_sync ! key_stable表示“當(dāng)前輸入狀態(tài)和之前確認(rèn)的狀態(tài)不一樣”也就是檢測到了切換可能。這時候計數(shù)器開始累加。只要輸入一直沒有變回去計數(shù)器就會一直加加到CNT_MAX時說明新狀態(tài)已經(jīng)穩(wěn)定了足夠長時間于是把key_stable更新成新的電平。如果輸入只是在抖動比如說從1變成0還沒過幾個周期又變回1那么key_sync ! key_stable就不成立進(jìn)入else分支計數(shù)器立刻清零。這樣抖動就不會被認(rèn)成一次有效按鍵。整個過程只用一個16到20位的計數(shù)器和一個狀態(tài)寄存器資源占用非常少。需要注意的是key_out直接連的是key_stable也就是消抖后的電平。按下為低、松開為高。如果你的按鍵是按下為高把復(fù)位初值和同步寄存器賦值改成0即可。3.4 擴(kuò)展功能從電平輸出變成單脈沖輸出很多實際場景里你不需要持續(xù)的電平信號而是希望“按一下產(chǎn)生一個脈沖”。比如給狀態(tài)機(jī)觸發(fā)一次跳轉(zhuǎn)或者給計數(shù)器加一。有了消抖后的key_stable你可以很容易產(chǎn)生一個下降沿脈沖因為按下瞬間電平從1變成0。加兩個寄存器就行reg key_stable_d1; always (posedge clk or negedge rst_n) begin if(!rst_n) begin key_stable_d1 1b1; end else begin key_stable_d1 key_stable; end end assign key_press_pulse key_stable_d1 ~key_stable;key_press_pulse只在高電平變成低電平的那個時鐘周期為1其他時間為0。這就得到了一個干凈的單脈沖。注意這個檢測一定要放在消抖模塊的輸出端不要在原始key_in上做否則抖動期間會產(chǎn)生一堆毛刺脈沖。如果你希望檢測“松開”時刻把邏輯反過來寫成~key_stable_d1 key_stable即可。按下和松開邊緣都可以用來做觸發(fā)看你的應(yīng)用場景需要哪種行為。4. 用Icarus Verilog仿真驗證看不到波形一切等于零4.1 搭建本地仿真環(huán)境iverilog和GTKWave寫完了代碼下一步不是直接上板而是先仿真。仿真能看到內(nèi)部所有信號波形是調(diào)試Verilog最強(qiáng)大的工具。Icarus Verilog是一個開源的Verilog仿真器跨平臺Windows和Linux都能裝。它的命令行名字通常叫iverilog配套的波形查看工具是GTKWave。如果你用的是Windows可以去Icarus Verilog官網(wǎng)下載安裝包裝完在CMD里就能直接運(yùn)行iverilog。Linux下更簡單Ubuntu直接sudo apt install iverilog gtkwave。仿真的基本流程分三步編寫設(shè)計文件編寫testbench測試文件然后編譯仿真。命令行如下iverilog -o sim.vvp key_debounce.v tb.v vvp sim.vvp gtkwave tb.vcdiverilog負(fù)責(zé)把設(shè)計文件和測試文件一起編譯成可執(zhí)行的仿真文件vvp執(zhí)行仿真生成VCD波形文件最后用GTKWave打開。VCD文件記錄了所有信號隨時間變化的歷史是波形查看的基礎(chǔ)。4.2 寫一個帶真實抖動波形的testbench測試平臺testbench里我們需要模擬真實按鍵的抖動。以50MHz時鐘為例周期20ns。從初始的高電平開始按下時先變低然后來回彈跳幾個周期最后穩(wěn)定為低。釋放時也做同樣處理。完整testbench代碼如下timescale 1ns/1ps module tb; reg clk 0; reg rst_n 0; reg key_in 1; wire key_out; always #10 clk ~clk; // 50MHz時鐘 key_debounce #( .CLK_FREQ(50_000_000), .DEBOUNCE_MS(1) // 仿真時減小消抖時間節(jié)省等待 ) dut ( .clk(clk), .rst_n(rst_n), .key_in(key_in), .key_out(key_out) ); initial begin rst_n 0; repeat (5) (posedge clk); rst_n 1; repeat (5) (posedge clk); // 模擬按下抖動低-高-低-高-低之后穩(wěn)定低 #10 key_in 0; #200 key_in 1; #300 key_in 0; #400 key_in 1; #150 key_in 0; #1_300_000; // 等待1.3ms大于1ms消抖時間 // 模擬釋放抖動高-低-高-低-高之后穩(wěn)定高 #10 key_in 1; #200 key_in 0; #300 key_in 1; #400 key_in 0; #150 key_in 1; #1_300_000; // 再等待1.3ms $finish; end initial begin $dumpfile(tb.vcd); $dumpvars(0, tb); end endmodule這段代碼里DEBOUNCE_MS設(shè)置成1是為了讓仿真不要等太久。如果設(shè)成20ms仿真器要運(yùn)行20萬個時鐘周期也就是4ms的仿真時間雖然也能跑完但在交互調(diào)試時太磨嘰。實際工程你還是要在參數(shù)里恢復(fù)成20ms。抖動時間安排在200ns到400ns之間雖然真實抖動通常幾毫秒但仿真中我們只要保證抖動遠(yuǎn)小于消抖時間就夠了。關(guān)鍵是讓key_in在消抖窗口開始之前多次翻轉(zhuǎn)驗證計數(shù)器不會在抖動期間輸出錯誤結(jié)果。Testbench里另一個細(xì)節(jié)是repeat (5) (posedge clk);用來讓復(fù)位信號持續(xù)5個時鐘周期確保所有寄存器都完成異步復(fù)位。之后釋放復(fù)位再做后續(xù)操作。4.3 從波形里判斷消抖是否成功仿真完成后用GTKWave打開VCD文件把key_in、key_sync、cnt、key_stable、key_out都拖進(jìn)波形窗口。你希望看到的畫面是這樣的在第一次按下抖動期間key_in上下跳動好幾次cnt可能先變成1、2但很快又被清0。當(dāng)key_in穩(wěn)定為低約1ms后cnt持續(xù)累加到CNT_MAXkey_stable從1變成0key_out也跟著變成0而且之后再無變化。在釋放抖動期間同樣是key_in混亂cnt反復(fù)清零之后穩(wěn)定高電平約1mskey_stable回到1。從第一次按下去到松開key_out只發(fā)生了兩次電平切換對應(yīng)一次按下和一次釋放。如果看到key_out跟著key_in一起抖動那說明消抖時間太短或者計數(shù)器邏輯有問題。這時候第一件事就是放大波形數(shù)清楚cnt到底有沒有跑滿再看看key_sync是否為穩(wěn)定干凈電平。仿真最大的好處就是你可以看到每個寄存器內(nèi)部細(xì)節(jié)比上板后對著示波器猜要高效得多。5. 新手最容易踩的坑和排查技巧邊踩邊填5.1 計數(shù)器位寬不夠消抖時間大打折扣新手經(jīng)常直接抄一段代碼不重新算計數(shù)器位寬。比如原來100MHz時鐘消抖20ms需要2,000,000計數(shù)但如果代碼里計數(shù)器是reg [15:0]最大只能數(shù)到65535每1.3ms左右就溢出回繞一次。最終現(xiàn)象是按鍵輸入變化后計數(shù)器不斷歸零重來key_stable要么遲遲不更新要么在錯誤時機(jī)更新。排查方法很簡單仿真的波形里看cnt是否在某一個數(shù)值被截斷回0。解決辦法是用$clog2自動計算位寬或者自己先按“時鐘頻率 × 消抖秒數(shù)”算出最大值再選擇合適的二進(jìn)制位寬。記住一個經(jīng)驗法則50MHz、1ms消抖需要16位10ms需要19位20ms需要20位。5.2 復(fù)位初值寫錯上電就亂觸發(fā)按鍵板子通常是按下為低、松開為高。同步寄存器和key_stable的復(fù)位初值都應(yīng)該是1。如果你圖省事寫成0上電復(fù)位結(jié)束后key_sync默認(rèn)是1key_stable默認(rèn)是0兩者不相等計數(shù)器馬上開始計時不到20ms就會把key_stable誤更新成1。這個時候你還沒按鍵輸出就已經(jīng)經(jīng)歷了一次虛假的電平變化。如果你做成脈沖輸出上電后就會多出一個誤觸發(fā)脈沖后面整個狀態(tài)機(jī)都可能被帶偏。所以每次新建模塊第一件事就是確認(rèn)按鍵有效電平是低還是高并把所有相關(guān)初值一次性改對。5.3 邊沿檢測放錯了位置消抖就白做了有人想當(dāng)然地在原始key_in上做下降沿檢測檢測到脈沖后再去延時一段時間。這樣做的問題是抖動期間key_in會產(chǎn)生好幾個下降沿每個都被當(dāng)成一次有效邊沿后面的延時計數(shù)器會被反復(fù)打斷輸出當(dāng)然不穩(wěn)定。正確的順序是先同步再消抖最后在key_stable上做邊沿檢測。也就是說消抖模塊輸出的電平已經(jīng)是穩(wěn)定信號邊沿檢測只是給它加一個過渡脈沖。這個順序千萬別搞反。我在自己項目里吃過這個虧浪費(fèi)了整整一個晚上最后才發(fā)現(xiàn)是把檢測放到了消抖前。5.4 多按鍵擴(kuò)展是并行復(fù)制還是共用一個模塊板子上按鍵往往不止一個。你可以直接把模塊例化多份每個按鍵一個實例資源和邏輯完全獨(dú)立這是最穩(wěn)妥的做法。但要注意如果按鍵數(shù)量很多比如矩陣鍵盤就不能簡單例化了而要用掃描消抖結(jié)合的方式本質(zhì)上仍然是每個按鍵獨(dú)立計時。還有一種偷懶做法是直接把所有按鍵信號通過組合邏輯拼接消抖后統(tǒng)一處理。比如寫一個key_debounce模塊端口從單個按鍵位擴(kuò)展到多bit向量。這樣做的好處是節(jié)省一部分計數(shù)器壞處是代碼可讀性下降而且一旦某個按鍵抖動特性不一樣無法單獨(dú)調(diào)整時間。我的建議是新手期老老實實逐個例化等到你真正理解了模塊復(fù)用再考慮向量化。5.5 常見問題速查表現(xiàn)象可能原因排查方法輸出跟著輸入一起抖消抖時間太短調(diào)大DEBOUNCE_MS仿真看cnt是否跑滿上電就觸發(fā)一次復(fù)位初值寫錯檢查同步器和key_stable初值是否為松開電平按鍵幾次才觸發(fā)一次計數(shù)器位寬不夠溢出用$clog2算位寬仿真看cnt是否被截斷按下一次輸出多個脈沖邊沿檢測放在key_in上把邊沿檢測改到key_stable之后切換時鐘后消抖失效參數(shù)沒有重新計算用參數(shù)化設(shè)計不寫死計數(shù)器目標(biāo)值6. 從按鍵消抖延伸出去這步學(xué)到的東西能用到哪6.1 “時間窗口”思維在協(xié)議時序中的價值你能從按鍵消抖里抽出的最重要一句話任何信號只要想確認(rèn)它的有效狀態(tài)就必須在足夠長的時間窗口內(nèi)保持穩(wěn)定。這句話放到通信協(xié)議里同樣成立。比如IIC協(xié)議解析時SCL和SDA上的信號同樣有建立時間和保持時間如果亂碼毛刺進(jìn)來讀到的數(shù)據(jù)就是錯的。你可以在采樣點(diǎn)附近加一段持續(xù)N個周期穩(wěn)定判斷的窗口只有窗口內(nèi)數(shù)據(jù)一致才把它當(dāng)作有效位。QSPI讀寫Flash時候也是同理外部Flash輸出來的數(shù)據(jù)在時鐘邊沿附近有短暫的毛刺區(qū)間采樣點(diǎn)應(yīng)該避開它。DDR3就更典型了數(shù)據(jù)有效窗口很短控制器要在正確的時間點(diǎn)對DQ信號采樣本質(zhì)上也是在做“窗口內(nèi)穩(wěn)定才采樣”的判斷。所以說按鍵消抖是你第一次系統(tǒng)接觸“時間馴化信號”這個概念后面所有時序邏輯都是它的高級版。6.2 滑動窗口濾波的Verilog實現(xiàn)思路按鍵消抖已經(jīng)用了計數(shù)器但如果你真想直接做滑動窗口濾波也很簡單。維護(hù)一個N位移位寄存器每個時鐘周期把同步后的按鍵信號移位進(jìn)去。然后檢查 (shift_reg)是否全為1或者~| (shift_reg)是否全為0。全為1表示連續(xù)N個周期采樣都是高輸出可以更新為高全為0表示連續(xù)N個周期采樣都是低輸出更新為低其他情況保持原輸出。下面是示意代碼片段parameter N 8; reg [N-1:0] shift_reg; wire all_high shift_reg; wire all_low ~|shift_reg; always (posedge clk or negedge rst_n) begin if(!rst_n) begin shift_reg 0; end else begin shift_reg {shift_reg[N-2:0], key_sync}; end end always (posedge clk or negedge rst_n) begin if(!rst_n) begin filter_out 1b1; end else if(all_high) begin filter_out 1b1; end else if(all_low) begin filter_out 1b0; end end你會發(fā)現(xiàn)這種滑動窗口的方案比計數(shù)器版更直觀但占用的寄存器數(shù)量隨窗口長度線性增加。如果你要過濾1ms內(nèi)的毛刺、時鐘20ns那窗口長度可能是5萬移位寄存器根本不可能這么長。所以真正工程里還是用計數(shù)器方案做長窗口用短小的滑動窗口做邊沿附近的毛刺過濾。兩者可以組合使用。6.3 學(xué)習(xí)路徑建議消抖之后練什么如果這是你第一個正經(jīng)寫的Verilog小模塊那完成得很好。下一步我建議按這個順序繼續(xù)先寫一個按鍵單脈沖控制LED亮滅的小工程把今天學(xué)的消抖和脈沖結(jié)合起來然后寫一個帶使能的計數(shù)器用按鍵脈沖控制加減用數(shù)碼管顯示再做UART串口發(fā)送把按鍵值通過串口發(fā)到電腦。這幾步能把時序邏輯、狀態(tài)機(jī)、模塊例化全部串起來。等這些基本功扎實了再去看IIC主機(jī)控制器、SPI接口、QSPI Flash讀寫這些復(fù)雜IP里的狀態(tài)機(jī)核心邏輯和按鍵消抖一樣離不開穩(wěn)定窗口和邊沿檢測。很多人一上來就啃DDR3控制器啃得頭暈眼花其實就是因為前面這些小模塊里的基本功沒有吃透。我個人的經(jīng)驗是每學(xué)一個新模塊除了看官方手冊最有效的辦法就是像今天這樣寫一個帶真實擾動情況的testbench觀察波形對齊時間節(jié)點(diǎn)然后故意制造bug再通過波形找出來。這個過程比單純讀十篇教程都有用。按鍵消抖這一課你能把仿真練熟后面學(xué)所有通信協(xié)議都會順很多。最后分享一個小技巧調(diào)試按鍵消抖時別只盯著key_out一定要看cnt和key_sync。如果cnt遲遲不清零說明輸入還在變化如果cnt清零次數(shù)太多說明抖動還沒結(jié)束。這兩個信號結(jié)合能讓你對代碼的“時間感”特別敏感。上了板別急著一次成功先用仿真把時間對齊再燒進(jìn)去你就知道這套流程有多省時間了。