由于自己一直想做FPGASDR實現(xiàn)一個藍牙功能就順便發(fā)散下一顆芯片如何從想法變成可出貨的硅片下面按真實產(chǎn)業(yè)順序把芯片從規(guī)格、行為/架構(gòu)、RTL、驗證、綜合、DFT、物理設(shè)計、掩模、晶圓制造到封裝測試和量產(chǎn)寫完整。1. 全流程總覽一顆現(xiàn)代 SoC系統(tǒng)級芯片通常要走完「設(shè)計 → 流片 → 封裝 → 測試 → 量產(chǎn)」五段。設(shè)計本身又分成前端做什么、邏輯對不對和后端晶體管怎么擺、線怎么走、時序能不能過。先進制程上一輪完整開發(fā)常見 18–36 個月驗證和時序收斂往往是最長的兩段。圖 1 · 從規(guī)格到出貨的主路徑以及設(shè)計側(cè)、制造側(cè)的細化步驟階段誰主導(dǎo)核心問題結(jié)束標(biāo)志規(guī)格 / 架構(gòu)產(chǎn)品 系統(tǒng)架構(gòu)做什么、用哪代工藝、功耗面積夠不夠架構(gòu)規(guī)格書、PPA 目標(biāo)、IP 清單凍結(jié)前端設(shè)計數(shù)字 / 模擬設(shè)計 驗證功能對不對、覆蓋率夠不夠RTL freeze、綜合網(wǎng)表、DFT 插入完成物理設(shè)計后端 / CAD時序、電源完整性、可制造性GDSII/OASIS 簽核通過流片制造晶圓廠 Foundry圖形能否轉(zhuǎn)移、電性是否達標(biāo)合格晶圓出廠、CP 分 bin封測量產(chǎn)OSAT 測試工程封裝可靠、測試覆蓋、良率穩(wěn)定FT/SLT 通過、可靠性過關(guān)、量產(chǎn)放行2. 產(chǎn)業(yè)分工與關(guān)鍵交付物很少有公司獨自完成全部環(huán)節(jié)。Fabless 做設(shè)計和銷售Foundry 做晶圓OSAT 做封裝測試EDA 廠商提供工具IP 廠商提供可復(fù)用模塊。IDM如 Intel、TI則把設(shè)計和制造放在同一家公司里。圖 2 · 設(shè)計公司、EDA/IP、晶圓廠、封測廠之間的職責(zé)切分全程都在交接的不是“芯片”而是數(shù)據(jù)包。規(guī)格書 → RTL UVM → 門級網(wǎng)表 SDC UPF → DEF/LEF/GDS → 掩模數(shù)據(jù) → 晶圓 map → 封裝圖紙 → 測試向量。任何一環(huán)格式錯了后面整條線都會停。3. 產(chǎn)品定義與規(guī)格設(shè)計開始前先回答賣給誰、解決什么問題、成本上限、功耗上限、何時上市。這一步看起來不像“芯片設(shè)計”卻決定后面選 7nm 還是 28nm、要不要上 HBM、封裝用普通 BGA 還是 2.5D。3.1 要凍結(jié)的內(nèi)容應(yīng)用與場景手機 AP、汽車域控、服務(wù)器加速、工控 MCU場景決定溫度范圍、壽命、功能安全等級。PPA 目標(biāo)Performance主頻、吞吐、延遲、Power峰值/典型/待機、Area裸片面積直接決定成本。工藝節(jié)點成熟制程28/40/55nm成本低、漏電和模擬友好先進制程7/5/3nm數(shù)字密度高但掩模和 NRE 極貴。封裝形態(tài)必須提前定因為它反過來約束 bump 間距、IO 數(shù)量、電源球、熱阻。IP 清單哪些買、哪些自研。CPU 核、DDR/LPDDR PHY、PCIe、USB、顯示、安全島通常外購。軟件邊界哪些算法固件做、哪些硬件加速直接影響面積和驗證范圍。3.2 成本結(jié)構(gòu)為什么規(guī)格不能拍腦袋費用類型包含什么量級感先進制程 SoCNRE 一次性人力、EDA 許可、IP 授權(quán)、掩模、一次流片數(shù)千萬到數(shù)億美元3nm 全套掩?？蓴?shù)千萬美元單顆硅成本晶圓價 / 每片管芯數(shù) × 良率再加封裝測試面積越大、層數(shù)越多越貴重投風(fēng)險功能 bug、時序、良率、封裝應(yīng)力一次全層 respin 可能再燒數(shù)月和整套掩模費規(guī)格階段就要做“可測性、可封裝性、可軟件化”評審而不是等 RTL 寫完再補。DFT 和封裝基板的交期經(jīng)常比邏輯設(shè)計還長。4. 行為級與系統(tǒng)架構(gòu)設(shè)計這一層還不畫晶體管甚至常常還不寫可綜合的 RTL。目標(biāo)是在高抽象級把算法、數(shù)據(jù)流、存儲層次、互連、功耗和軟件棧跑通證明“這樣切硬件是劃算的”。產(chǎn)業(yè)里常叫行為設(shè)計、架構(gòu)設(shè)計、ESL電子系統(tǒng)級設(shè)計。圖 3 · 行為設(shè)計到 RTL 的抽象下降。越往下越慢、越精確、改起來越貴4.1 行為設(shè)計具體做什么算法定點與精度分析浮點參考模型改成定點/塊浮點評估信噪比、誤碼率決定數(shù)據(jù)位寬。位寬多 1 bit后面乘法器和 SRAM 都會脹。軟硬件劃分控制面給 CPU規(guī)則數(shù)據(jù)面給加速器或 DSP。劃分錯了不是面積爆炸就是軟件扛不住實時性。性能/帶寬模型用電子表格或 SystemC 估算DDR 帶寬、緩存命中、NoC 擁塞、PCIe 往返。很多芯片死在“算力夠、搬數(shù)不夠”。存儲層次L1/L2/LLC、SRAM vs DRAM vs HBM、片上緩沖。架構(gòu)師此時就要畫訪存軌跡。互連結(jié)構(gòu)總線AHB/APB只適合低速外設(shè)主核之間用 AXI/ACE/CHI 或自定義 NoC。要定義地址映射、QoS、一致性協(xié)議。時鐘與電源架構(gòu)幾個時鐘域、是否異步、DVFS 幾個檔、哪些模塊可電源門控。輸出是時鐘樹規(guī)劃草案和 UPF 電源意圖初稿。安全與安全功能Root of Trust、安全啟動、密鑰存儲、TrustZone/TEE車規(guī)還要 ISO 26262 的 ASIL 分解和鎖步核?？蓽y性與可調(diào)試性JTAG、斷點、追蹤ETM/PTM、性能計數(shù)器。硅后如果看不見內(nèi)部狀態(tài)等于盲調(diào)。4.2 架構(gòu)探索的常用工件模型功能黃金模型C/C/PythonSystemC TLM-2.0 性能模型指令集仿真器 ISS功耗估算按模塊切換率文檔架構(gòu)規(guī)格書HAS編程手冊 / 寄存器映射內(nèi)存映射與中斷表時鐘復(fù)位電源意圖行為級通過后才會開微架構(gòu)流水線怎么切、冒險怎么處理、DMA 描述符格式、中斷延遲保證。微架構(gòu)評審?fù)ㄟ^才大規(guī)模寫 RTL。跳過這一層直接寫 Verilog后期返工成本極高。5. EDA 工具鏈全景EDAElectronic Design Automation是貫穿設(shè)計全程的軟件基礎(chǔ)設(shè)施。沒有 EDA百萬到百億晶體管無法由人工檢查。工具按階段分成前端、后端、簽核、掩模數(shù)據(jù)準(zhǔn)備晶圓廠另有自己的工藝 EDAOPC、成品率。圖 4 · 主流 EDA 按階段切分。品牌名為業(yè)界常見組合具體以各公司采購為準(zhǔn)5.1 設(shè)計數(shù)據(jù)格式工具之間的“語言”格式內(nèi)容誰用Verilog / SV / VHDL行為與 RTL 硬件描述仿真、綜合、形式化SDC時鐘、輸入輸出延遲、偽路徑、多周期綜合、PR、STAUPF / CPF電源域、隔離單元、電平轉(zhuǎn)換、電源開關(guān)低功耗實現(xiàn)與驗證Liberty (.lib)標(biāo)準(zhǔn)單元延遲、功耗、功能綜合、STALEF / DEF / GDS / OASIS抽象物理 / 布局 / 最終版圖PR、PV、掩模SPEF / DSPF寄生電阻電容簽核 STA、IRSDF反標(biāo)延時門級仿真STIL / WGL / VCD測試向量與波形ATPG、ATE還有一類常被忽略的 EDA模擬/混合信號Spectre、HSPICE、AFS、電磁/封裝HFSS、SIwave、熱Icepak、標(biāo)準(zhǔn)單元特征化Liberate。先進封裝里芯片、中介層、基板要聯(lián)合仿真不再是“核做完再扔給封裝”。6. RTL 設(shè)計RTLRegister Transfer Level寄存器傳輸級用硬件描述語言寫出在哪個時鐘沿數(shù)據(jù)從哪些寄存器經(jīng)過什么組合邏輯寫到哪些寄存器。它是前端的主交付物也是驗證、綜合、DFT 的共同輸入。6.1 數(shù)字 RTL 要覆蓋的設(shè)計類別控制通路有限狀態(tài)機、指令譯碼、總線仲裁、電源狀態(tài)機。數(shù)據(jù)通路ALU、乘法器、SIMD、移位、定點/浮點、CRC、編解碼。存儲子系統(tǒng)緩存、TLB、DMA、內(nèi)存控制器的數(shù)字部分。互連AXI/ACE/CHI 交換、NoC 路由、橋、APB 外設(shè)總線。時鐘復(fù)位時鐘門控、復(fù)位同步釋放、多周期路徑的顯式建模。低功耗結(jié)構(gòu)隔離單元意圖、保留寄存器、電源開關(guān)控制器真正單元常在綜合后插入。DFT 友好寫法避免異步環(huán)、門時鐘要可測、RAM 要有旁路或 BIST 接口。6.2 必須同步做的“非功能”設(shè)計時鐘域交叉 CDC不同時鐘之間不能直接采樣。要用雙觸發(fā)器同步器、異步 FIFO、握手。CDC 工具靜態(tài)檢查遺漏遺漏的 bug 硅后極難復(fù)現(xiàn)。復(fù)位域交叉 RDC一塊邏輯還在復(fù)位、另一塊已經(jīng)工作同樣會亞穩(wěn)態(tài)。復(fù)位樹、異步復(fù)位同步釋放要單獨審?？删C合性約束初值、延遲語句、部分系統(tǒng)任務(wù)只適用于仿真。綜合會忽略或推錯電路必須用 lint 攔住。寄存器與軟件可見性CSR 地址、位域、復(fù)位值、訪問屬性要和軟件頭文件同一數(shù)據(jù)源生成避免“硬件寫 0 有效、軟件當(dāng) 1 有效”。6.3 模擬、射頻、混合信號并行軌道數(shù)字 RTL 不是全部。一顆芯片里通常還有模擬電路設(shè)計LDO、帶隙基準(zhǔn)、比較器、ADC/DAC、溫度傳感器。原理圖 版圖用 SPICE 仿真。射頻 / 高速串行PLL/DLL、SerDesPCIe/USB/C-PHY、RF 前端。要做 PVT、蒙特卡洛、EM/IR、封裝寄生。定制數(shù)字 / 存儲器SRAM 用編譯器生成標(biāo)準(zhǔn)單元庫由晶圓廠或內(nèi)部標(biāo)準(zhǔn)單元團隊提供。IO 與 ESD焊盤、電平、靜電泄放通路。IO 庫選錯封裝和可靠性會一起炸。RTL 階段凍結(jié)物可綜合 RTL、接口文檔、時鐘復(fù)位規(guī)格、UPF 初稿、斷言、已知問題列表。沒有“驗證完成”就宣布 RTL freeze只是把風(fēng)險往后推到更貴的物理階段。7. 功能驗證與確認(rèn)驗證回答“設(shè)計是不是按規(guī)格在工作”確認(rèn)validation回答“規(guī)格是不是用戶要的東西”。大型 SoC 上驗證人力常常超過設(shè)計人力。目標(biāo)不是“找到幾個 bug”而是把未發(fā)現(xiàn)致命缺陷的概率壓到可接受。圖 5 · 驗證金字塔模塊打牢再做集成和系統(tǒng)右側(cè)是每天都在轉(zhuǎn)的回歸閉環(huán)7.1 驗證方法要疊加不能只靠仿真方法干什么擅長不擅長定向用例按規(guī)格手寫場景復(fù)位、啟動、明確協(xié)議組合爆炸約束隨機 UVM受約束地撒激勵記覆蓋率數(shù)據(jù)通路、仲裁、異常深狀態(tài)、稀有時序斷言 SVA把接口契約寫成可檢查屬性協(xié)議違規(guī)立刻爆寫錯斷言會漏或誤報形式化數(shù)學(xué)窮盡部分屬性仲裁公平、CDC、死鎖、等價大系統(tǒng)狀態(tài)空間門級仿真 SDF帶延時的網(wǎng)表復(fù)位釋放、X 態(tài)、DFT極慢只能抽測硬件仿真 / FPGA接近實時跑軟件驅(qū)動、操作系統(tǒng)、長流量可見性差、編譯久7.2 覆蓋率簽核通常看三類代碼覆蓋行、條件、FSM 狀態(tài)/跳轉(zhuǎn)、翻轉(zhuǎn)。它證明“代碼被碰到了”不證明“需求測到了”。功能覆蓋把規(guī)格里的場景寫成 covergroup突發(fā)長度、對齊、錯誤注入、電源切換序列。斷言覆蓋關(guān)鍵屬性被觸發(fā)或被證偽過。另外還有連接檢查、復(fù)位檢查、X 態(tài)傳播、低功耗 UPF 仿真隔離夾子是否夾住、性能仿真帶寬是否達標(biāo)。硅前還要做靜態(tài)簽核lint、CDC/RDC、Ramesh 類復(fù)位檢查、綜合前后等價性LEC。8. 邏輯綜合與 DFT綜合把 RTL 映射成標(biāo)準(zhǔn)單元網(wǎng)表與非門、觸發(fā)器、選擇器、時鐘門。DFT可測性設(shè)計在網(wǎng)表里插入掃描鏈、壓縮器、BIST讓出廠測試能在幾秒內(nèi)看到內(nèi)部故障而不是只能從引腳猜。圖 6 · 綜合與 DFT 把“代碼”變成“對工藝和測試都誠實的網(wǎng)表”8.1 綜合約束 SDC 的關(guān)鍵條目create_clock/ 生成時鐘主時鐘、PLL 分頻、源同步時鐘。輸入輸出延遲芯片相對板級時鐘的建立保持預(yù)算。時鐘不確定度、過渡時間、負(fù)載把抖動和片外負(fù)載預(yù)留進去。偽路徑、多周期路徑異步或故意多拍的路徑必須顯式聲明。時鐘組異步時鐘之間不檢查時序改由 CDC 保證。8.2 DFT 要插入什么掃描鏈Scan把觸發(fā)器串成移位寄存器ATE 可以灌入任意狀態(tài)再捕獲響應(yīng)。這是數(shù)字邏輯測試的根基。壓縮 / 解壓EDT 等內(nèi)部鏈很多芯片引腳很少用偽隨機解壓和特征壓縮降低測試時間。ATPG自動生成卡住故障、過渡故障、橋接、單元內(nèi)部故障的向量并報告覆蓋率。MBISTSRAM/RF 用 March 算法自測可帶冗余修復(fù)fuse/eFuse 修進行列。Logic BIST現(xiàn)場或板上自測車規(guī)、高可靠常用。邊界掃描 1149.1/1149.6測封裝后引腳開路短路也是調(diào)試入口。模擬 / 高速 IO BIST環(huán)回、眼圖、PRBS減少昂貴的模擬測試時間。IJTAG / 1500把內(nèi)核測試接入統(tǒng)一網(wǎng)絡(luò)方便層次化 SoC。DFT 會增加面積和時序壓力但省下的 ATE 時間和硅后定位成本通常高一個數(shù)量級。掃描覆蓋率、BIST 修復(fù)率要寫進流片檢查單。9. 物理設(shè)計后端物理設(shè)計把門級網(wǎng)表變成能制造的幾何圖形每個標(biāo)準(zhǔn)單元放在哪一行、電源網(wǎng)格怎么走、時鐘樹怎么長、信號線在哪一層金屬、通孔打在哪。先進節(jié)點上這是一場“時序、擁塞、功耗、可制造性”同時收斂的優(yōu)化而不是畫圖。圖 7 · 物理設(shè)計不是一次做完工具會在布局、時鐘、布線之間反復(fù)優(yōu)化9.1 庫、工藝包與多角多模后端開工前CAD 要把晶圓廠 PDK 和庫裝進實現(xiàn)環(huán)境技術(shù) LEF層、線寬、通孔規(guī)則、標(biāo)準(zhǔn)單元 LEF/LIB、宏SRAM、模擬 IP的抽象視圖、IO 庫、天線規(guī)則、金屬密度規(guī)則。時序不能只看典型角而要建MMMCMulti-Mode Multi-Corner多個功能模式正常、掃描、休眠、低頻× 多個工藝/電壓/溫度角 × 多個 RC 抽取角。漏掉一個保持角硅上低溫低電壓就可能失效。9.2 Floorplan先決定芯片的“城市規(guī)劃”裸片尺寸與長寬比由面積估計、封裝腔體、切割道、光刻曝光場共同決定。層次化劃分大 SoC 拆成多個物理分區(qū)并行實現(xiàn)頂層再拼裝否則運行時間不可接受。宏擺放大塊 SRAM、PLL、模擬、PHY 先釘死。它們會擋住布線通道必須預(yù)留足夠走廊。通道與飛線看關(guān)鍵總線、DDR、SerDes 的飛線是否繞路繞路意味著時序和擁塞一起壞。IO 與凸點Wire-bond 芯片 IO 在四周Flip-chip 的 bump 在整面陣列。電源 bump 要均勻高速差分要成對并靠近 PHY。密封環(huán)、切割道、對準(zhǔn)標(biāo)記、logo、fuse 盒芯片收尾結(jié)構(gòu)現(xiàn)在就要占位不能最后再擠。9.3 電源規(guī)劃電源網(wǎng)絡(luò)是一張低電阻的金屬網(wǎng)外圍電源環(huán)、高層金屬粗條帶、通孔陣列下到標(biāo)準(zhǔn)單元的電源軌。還要放電源開關(guān)power gating、電平轉(zhuǎn)換、去耦電容decap。規(guī)劃目標(biāo)是最差開關(guān)瞬間標(biāo)準(zhǔn)單元看到的電壓仍高于時序庫假設(shè)同時金屬線電流密度不超過電遷移壽命。電源域邊界必須和 UPF 一致否則隔離單元會對不齊。9.4 布局 Placement全局布局按連線長度和時序權(quán)重把單元撒開。詳細布局與合法化對齊到行、避開宏和阻塞消除重疊。優(yōu)化插緩沖、調(diào)門尺寸、高低閾值電壓互換、克隆高扇出、搬遷關(guān)鍵路徑附近的單元。擁塞估計若某些 G-cell 溢出后面布線必失敗必須先疏散或改 floorplan。9.5 時鐘樹綜合 CTS時鐘是芯片上扇出最大、對偏斜最敏感的網(wǎng)。CTS 用緩沖器/反相器長出樹、魚骨、網(wǎng)格或混合結(jié)構(gòu)把時鐘送到每個觸發(fā)器。指標(biāo)包括插入延遲、偏斜、占空比、功耗時鐘可占總動態(tài)功耗 30% 以上、以及保持時間。有時故意做有用偏斜讓捕獲沿晚一點救建立時間。多電壓、門控時鐘、跨電源域時鐘是 CTS 的難點。9.6 布線 Routing全局布線為每條網(wǎng)分配大致層和區(qū)域不畫精確中心線。軌道分配與詳細布線落到制造網(wǎng)格上打通孔避開短路和間距違例。特殊網(wǎng)時鐘、差分、屏蔽線、電源往往指定非默認(rèn)規(guī)則NDR更寬、更大間距、平行屏蔽。信號完整性并行線太長會產(chǎn)生串?dāng)_延遲和噪聲要對受害網(wǎng)加倍間距或加屏蔽。天線效應(yīng)長金屬在等離子刻蝕時會充電打穿柵氧要用跳層或天線二極管泄放。金屬填充與通孔加倍為了化學(xué)機械拋光平整和通孔良率空區(qū)要補 dummy 金屬關(guān)鍵通孔成對打。10. 簽核與 Tape-out簽核signoff是用“金標(biāo)準(zhǔn)”工具做最后一次判定這份版圖在所有必須關(guān)注的工況下功能、時序、電源、可制造性都過關(guān)才允許交給晶圓廠。Tape-out 的字面意思是“把磁帶寄走”現(xiàn)在指提交最終 GDSII 或 OASIS。圖 8 · 簽核是一組互相獨立的“否決權(quán)”任何一項紅燈都不能流片10.1 時序簽核為什么比實現(xiàn)器報告更嚴(yán)實現(xiàn)工具為了迭代速度會用簡化延時模型。簽核 STA 使用更完整的寄生、片上波動OCV 及統(tǒng)計版 AOCV/POCV、串?dāng)_、老化部分產(chǎn)品和晶圓廠規(guī)定的余量。建立時間決定最高頻率保持時間決定會不會“先天不穩(wěn)”——保持失敗與頻率無關(guān)降頻也救不了。10.2 ECO流片前最后的補丁發(fā)現(xiàn)功能或時序問題后盡量做ECOEngineering Change Order只改少量門和金屬避免全芯片重來。金屬層 ECO 在硅后也能做只改高層掩模成本遠低于全層重投。前提是預(yù)留備用門spare cells和足夠布線資源。Tape-out 包通常包括GDS/OASIS、圖層映射、頂層單元名、掩模版本、DRC/LVS 干凈證明、waiver 清單、IO 坐標(biāo)、凸點圖、fuse 說明。版本號和校驗和必須鎖死防止傳錯文件。a idmask/a11. 掩模與光刻準(zhǔn)備設(shè)計公司交出的 GDS 還不是晶圓廠直接拿去曝光的圖形。掩模數(shù)據(jù)準(zhǔn)備MDP要把版圖拆成各層掩模做光學(xué)鄰近修正再寫成電子束能畫的格式。先進制程上這一步的計算量和掩模成本本身就是一條產(chǎn)線。11.1 關(guān)鍵步驟分層與布爾運算從設(shè)計層導(dǎo)出實際工藝層注入、阻擋、通孔等按晶圓廠層號輸出。RET / OPC光學(xué)鄰近修正。因為光的波長比圖形大必須預(yù)先把掩模畫“變形”晶圓上才得到目標(biāo)形狀。ILT反向光刻用計算求出更自由的掩模圖形7nm 及以下關(guān)鍵層常用。多重圖形一層設(shè)計金屬可能拆成兩三次曝光LELE、SADP、SAQP否則間距做不出來。EUV 與 DUV 分工先進節(jié)點關(guān)鍵層用 13.5 nm EUV其余層仍用 193 nm 浸沒式光刻。掩模制造電子束把圖形寫到鍍鉻石英板上EUV 則是反射式多層膜掩模再檢驗缺陷。套刻與標(biāo)記每層要對準(zhǔn)前層對準(zhǔn)標(biāo)記、測量圖形會做進切割道。掩模缺陷等于每片晶圓都復(fù)制這份缺陷所以掩模檢驗缺陷、臨界尺寸、套刻極嚴(yán)。MPW多項目晶圓把多家芯片拼在同一套掩模上攤成本適合流片驗證不適合上量。12. 晶圓制造晶圓廠把空白硅片變成布滿晶體管和金屬互連的圓片?，F(xiàn)代邏輯廠以 300 mm 晶圓為主潔凈等級極高一片要走幾百到一千多道工藝周期常見 8–16 周先進節(jié)點更長。工藝按深度分成 FEOL做晶體管、MOL局部互連、BEOL多層金屬。圖 9 · 從襯底到凸點的縱向分工FEOL 做開關(guān)BEOL 做接線中間 MOL 把兩者接起來12.1 幾乎每層都在重復(fù)的基本循環(huán)圖 10 · 光刻—圖形轉(zhuǎn)移循環(huán)。幾百層工藝本質(zhì)上是這個循環(huán)加材料變化12.2 FEOL把晶體管做出來起始晶圓單晶硅邏輯常用 p 型襯底SOI 用于部分射頻/低功耗。隔離淺槽隔離 STI防止相鄰器件漏電。阱與閾值注入離子注入定義 NMOS/PMOS 阱和開啟電壓再退火激活。柵極多晶硅柵已讓位給高介電常數(shù)介質(zhì) 金屬柵HKMG。FinFET 把溝道豎成鰭GAA 用納米片四面圍柵。側(cè)墻、源漏外延應(yīng)變硅/鍺硅提高遷移率源漏做成低電阻接觸。自對準(zhǔn)接觸鎢/鈷/釕接觸孔打到有源區(qū)和柵。12.3 MOL 與 BEOL把晶體管連成電路MOL 用局部金屬把擴散區(qū)和柵引到 M1尺寸接近晶體管對電阻和電容極敏感。BEOL 銅雙大馬士革阻擋層 種子層 電鍍 CMP。介質(zhì)用 Low-k / Ultra Low-k 降電容但機械更脆封裝應(yīng)力要小心。通孔電阻和空洞是良率殺手所以有通孔加倍、通孔檢測結(jié)構(gòu)。頂層做鋁或厚銅焊盤再鈍化開窗Flip-chip 則做 UBM 和凸點銅柱。12.4 廠內(nèi)監(jiān)控切割道上有 PCM工藝控制監(jiān)測結(jié)構(gòu)晶體管電性、電阻、電容、擊穿。另有缺陷掃描、套刻、CD-SEM、橢圓偏振測膜厚。晶圓出廠前還有 WAT晶圓驗收測試。設(shè)計公司看到的“這批片子好不好”大量信息來自這些數(shù)據(jù)而不是等封裝完再猜。13. 晶圓測試 CPCPChip Probing針測在還未劃片時用探針卡扎到焊盤或凸點上由 ATE 跑 DFT 圖案。目的是壞管芯不要封裝封裝比管芯還貴時尤其重要、給晶圓廠反饋缺陷圖譜、按速度/漏電分 bin。探針卡 / 垂直探針一次扎一顆或多顆。凸點芯片用對應(yīng) pitch 的探針。測試內(nèi)容掃描、MBIST、邊界掃描、熔絲修調(diào)、關(guān)鍵模擬、高速環(huán)回。完整高速接口有時留到封裝后。圖譜好裸片/壞裸片地圖。中心與邊緣、重復(fù)陣列圖案能區(qū)分隨機顆粒和系統(tǒng)性光刻問題。Inkless不再用墨點標(biāo)壞片而是電子地圖給劃片和封裝挑料。KGDKnown Good Die多芯片封裝前必須先確認(rèn)裸片是好的否則一顆壞核毀掉整顆 SiP。不是所有產(chǎn)品都做完整 CP。極低成本 MCU 可能只做抽樣HBM、2.5D 上的邏輯片則幾乎必須高覆蓋 KGD。14. 封裝封裝把易碎的裸片變成可焊接、可散熱、可引出幾百到上萬個引腳的器件。它還決定信號完整性、供電阻抗和熱阻。先進產(chǎn)品的封裝已是“第二段設(shè)計”不是外殼。圖 11 · 從引線鍵合到 2.5D/3D封裝在決定帶寬、功耗和成本14.1 封裝產(chǎn)線細步驟以 FC-BGA 為例晶圓減薄背面磨削到目標(biāo)厚度利于散熱和疊層但增加破片風(fēng)險。晶圓凸點若晶圓廠未做完銅柱OSAT 補做 UBM 和凸點。劃片刀輪或激光隱切 裂片得到單顆管芯。倒裝鍵合管芯凸點對準(zhǔn)基板焊盤回流焊接。底部填充 underfill環(huán)氧填充間隙緩解 CTE 失配造成的疲勞。散熱蓋 / 塑封高性能芯片加 IHS 與導(dǎo)熱界面材料消費芯片常模塑。植球基板背面植 BGA 錫球形成可上板的封裝。激光刻字、外觀、X-Ray / 超聲查空洞、偏移、分層。14.2 基板與信號完整性有機基板是多層微帶/帶狀線電路板負(fù)責(zé)把芯片幾百微米節(jié)距扇出到板上毫米節(jié)距。要做電源平面、參考地、差分等長、過孔殘樁控制。2.5D 中介層用硅上細 RDL 把 HBM 和主芯片連在一起帶寬遠超有機基板但成本和良率更難。15. 終測、老化與可靠性封裝后的器件才接近用戶拿到的形態(tài)。終測FT用機械手把芯片送進 ATE 插座跑更完整的向量和模擬參數(shù)。很多產(chǎn)品還要老化、系統(tǒng)級測試和可靠性認(rèn)證才能進入量產(chǎn)放行。圖 12 · 測試是漏斗每一級都在用更接近使用條件的方法抓漏網(wǎng)失效15.1 終測通常包含直流參數(shù)功耗、漏電、IO 電平、開短路。掃描與 BIST 全圖案必要時多電壓、多溫度三溫測試。PLL 鎖定、存儲器修調(diào)后的再測。高速 IO 的環(huán)回、抖動、誤碼視插座帶寬和成本取舍。模擬 trim把 ADC 偏移、基準(zhǔn)電壓寫進 eFuse。15.2 可靠性項目認(rèn)證不是每顆都做項目目的典型手段HTOL高溫工作壽命抓老化高溫高電壓動態(tài)運行HAST / THB潮濕腐蝕、封裝進水高溫高濕偏壓溫度循環(huán) TC焊點、凸點疲勞高低溫反復(fù)沖擊ESD / Latch-up靜電與閂鎖HBM/CDM 模型、電流注入機械彎曲、跌落、振動板級與封裝級試驗電遷移 / TDDB / HCI / BTI晶體管與互連壽命晶圓級或封裝級加速老化burn-in針對早期失效浴缸曲線的“嬰兒期”高溫高應(yīng)力下讓薄弱器件先壞避免到客戶現(xiàn)場再壞。高可靠產(chǎn)品幾乎必做消費類可能抽測或用智能電壓應(yīng)力代替。a idyield/a16. 良率、失效分析與量產(chǎn)首片硅first silicon回來不是終點而是硅后驗證的開始上電、時鐘、掃描通路、存儲器、再跑軟件。同時良率工程開始把 CP/FT 失敗分類決定是設(shè)計問題、工藝窗口問題還是封裝應(yīng)力問題。16.1 硅后要做的事Bring-up最小可啟動路徑。先確認(rèn)電源、JTAG、PLL再加載固件。特征化Shmoo 圖掃電壓-頻率畫合格窗口測功耗、熱、IO 眼圖。失效分析 FA從 ATE 失敗向量反推到掃描鏈單元再用 EMMI、激光電壓探測、FIB 切片、SEM/TEM 看到底是空洞、短路還是設(shè)計熱點。改版決策軟件繞過、fuse 修、金屬 ECO還是全層 respin。良率爬坡與晶圓廠一起收緊工藝窗口、加 dummy、改密度、調(diào)整測試限。16.2 量產(chǎn)放行通常要滿足功能/性能基線、DFT 覆蓋率、CP/FT 良率穩(wěn)定、可靠性認(rèn)證通過、供應(yīng)鏈基板、探針卡、插座具備產(chǎn)能、追溯體系晶圓批號-坐標(biāo)-封裝批次建立。車規(guī)、工業(yè)、醫(yī)療還會鎖工藝和 BOM改任何材料都要再認(rèn)證。16.3 回看整條鏈的數(shù)據(jù)圖 13 · 從規(guī)格文件到出貨批次版本管理失敗等于制造失敗17. 術(shù)語速查術(shù)語含義EDA電子設(shè)計自動化覆蓋仿真、綜合、布局布線、簽核等軟件RTL寄存器傳輸級描述前端主設(shè)計形態(tài)行為設(shè)計比 RTL 更高的抽象算法、SystemC、架構(gòu)性能模型PPA性能、功耗、面積設(shè)計三角PDK工藝設(shè)計套件晶圓廠給設(shè)計公司的規(guī)則與模型DFT / ATPG / BIST可測性設(shè)計、自動測試圖案生成、內(nèi)建自測STA靜態(tài)時序分析不跑向量就檢查建立/保持DRC / LVS設(shè)計規(guī)則檢查、版圖與原理圖對照GDSII / OASIS最終版圖數(shù)據(jù)庫格式FEOL / MOL / BEOL前段晶體管、中段接觸、后段金屬互連OPC / EUV光學(xué)鄰近修正、極紫外光刻CP / FT / SLT晶圓針測、封裝終測、系統(tǒng)級測試OSAT外包封裝測試廠Tape-out把簽核后的版圖交給晶圓廠開掩模ECO / Respin局部工程更改 / 整輪重新流片若只用一句話記行為與架構(gòu)決定該不該做RTL 與驗證決定做對沒有物理設(shè)計決定做得出來晶圓廠決定做得出來的硅好不好封測決定交到客戶手里還能不能用。本文為流程說明圖為示意而非某家代工廠的真實層棧或工具菜單。具體節(jié)點、庫和簽核清單以合作晶圓廠 PDK 與項目檢查單為準(zhǔn)。 一顆芯片如何從想法變成可出貨的硅片,全流程解析
由于自己一直想做FPGASDR實現(xiàn)一個藍牙功能就順便發(fā)散下一顆芯片如何從想法變成可出貨的硅片下面按真實產(chǎn)業(yè)順序把芯片從規(guī)格、行為/架構(gòu)、RTL、驗證、綜合、DFT、物理設(shè)計、掩模、晶圓制造到封裝測試和量產(chǎn)寫完整。1. 全流程總覽一顆現(xiàn)代 SoC系統(tǒng)級芯片通常要走完「設(shè)計 → 流片 → 封裝 → 測試 → 量產(chǎn)」五段。設(shè)計本身又分成前端做什么、邏輯對不對和后端晶體管怎么擺、線怎么走、時序能不能過。先進制程上一輪完整開發(fā)常見 18–36 個月驗證和時序收斂往往是最長的兩段。圖 1 · 從規(guī)格到出貨的主路徑以及設(shè)計側(cè)、制造側(cè)的細化步驟階段誰主導(dǎo)核心問題結(jié)束標(biāo)志規(guī)格 / 架構(gòu)產(chǎn)品 系統(tǒng)架構(gòu)做什么、用哪代工藝、功耗面積夠不夠架構(gòu)規(guī)格書、PPA 目標(biāo)、IP 清單凍結(jié)前端設(shè)計數(shù)字 / 模擬設(shè)計 驗證功能對不對、覆蓋率夠不夠RTL freeze、綜合網(wǎng)表、DFT 插入完成物理設(shè)計后端 / CAD時序、電源完整性、可制造性GDSII/OASIS 簽核通過流片制造晶圓廠 Foundry圖形能否轉(zhuǎn)移、電性是否達標(biāo)合格晶圓出廠、CP 分 bin封測量產(chǎn)OSAT 測試工程封裝可靠、測試覆蓋、良率穩(wěn)定FT/SLT 通過、可靠性過關(guān)、量產(chǎn)放行2. 產(chǎn)業(yè)分工與關(guān)鍵交付物很少有公司獨自完成全部環(huán)節(jié)。Fabless 做設(shè)計和銷售Foundry 做晶圓OSAT 做封裝測試EDA 廠商提供工具IP 廠商提供可復(fù)用模塊。IDM如 Intel、TI則把設(shè)計和制造放在同一家公司里。圖 2 · 設(shè)計公司、EDA/IP、晶圓廠、封測廠之間的職責(zé)切分全程都在交接的不是“芯片”而是數(shù)據(jù)包。規(guī)格書 → RTL UVM → 門級網(wǎng)表 SDC UPF → DEF/LEF/GDS → 掩模數(shù)據(jù) → 晶圓 map → 封裝圖紙 → 測試向量。任何一環(huán)格式錯了后面整條線都會停。3. 產(chǎn)品定義與規(guī)格設(shè)計開始前先回答賣給誰、解決什么問題、成本上限、功耗上限、何時上市。這一步看起來不像“芯片設(shè)計”卻決定后面選 7nm 還是 28nm、要不要上 HBM、封裝用普通 BGA 還是 2.5D。3.1 要凍結(jié)的內(nèi)容應(yīng)用與場景手機 AP、汽車域控、服務(wù)器加速、工控 MCU場景決定溫度范圍、壽命、功能安全等級。PPA 目標(biāo)Performance主頻、吞吐、延遲、Power峰值/典型/待機、Area裸片面積直接決定成本。工藝節(jié)點成熟制程28/40/55nm成本低、漏電和模擬友好先進制程7/5/3nm數(shù)字密度高但掩模和 NRE 極貴。封裝形態(tài)必須提前定因為它反過來約束 bump 間距、IO 數(shù)量、電源球、熱阻。IP 清單哪些買、哪些自研。CPU 核、DDR/LPDDR PHY、PCIe、USB、顯示、安全島通常外購。軟件邊界哪些算法固件做、哪些硬件加速直接影響面積和驗證范圍。3.2 成本結(jié)構(gòu)為什么規(guī)格不能拍腦袋費用類型包含什么量級感先進制程 SoCNRE 一次性人力、EDA 許可、IP 授權(quán)、掩模、一次流片數(shù)千萬到數(shù)億美元3nm 全套掩?？蓴?shù)千萬美元單顆硅成本晶圓價 / 每片管芯數(shù) × 良率再加封裝測試面積越大、層數(shù)越多越貴重投風(fēng)險功能 bug、時序、良率、封裝應(yīng)力一次全層 respin 可能再燒數(shù)月和整套掩模費規(guī)格階段就要做“可測性、可封裝性、可軟件化”評審而不是等 RTL 寫完再補。DFT 和封裝基板的交期經(jīng)常比邏輯設(shè)計還長。4. 行為級與系統(tǒng)架構(gòu)設(shè)計這一層還不畫晶體管甚至常常還不寫可綜合的 RTL。目標(biāo)是在高抽象級把算法、數(shù)據(jù)流、存儲層次、互連、功耗和軟件棧跑通證明“這樣切硬件是劃算的”。產(chǎn)業(yè)里常叫行為設(shè)計、架構(gòu)設(shè)計、ESL電子系統(tǒng)級設(shè)計。圖 3 · 行為設(shè)計到 RTL 的抽象下降。越往下越慢、越精確、改起來越貴4.1 行為設(shè)計具體做什么算法定點與精度分析浮點參考模型改成定點/塊浮點評估信噪比、誤碼率決定數(shù)據(jù)位寬。位寬多 1 bit后面乘法器和 SRAM 都會脹。軟硬件劃分控制面給 CPU規(guī)則數(shù)據(jù)面給加速器或 DSP。劃分錯了不是面積爆炸就是軟件扛不住實時性。性能/帶寬模型用電子表格或 SystemC 估算DDR 帶寬、緩存命中、NoC 擁塞、PCIe 往返。很多芯片死在“算力夠、搬數(shù)不夠”。存儲層次L1/L2/LLC、SRAM vs DRAM vs HBM、片上緩沖。架構(gòu)師此時就要畫訪存軌跡。互連結(jié)構(gòu)總線AHB/APB只適合低速外設(shè)主核之間用 AXI/ACE/CHI 或自定義 NoC。要定義地址映射、QoS、一致性協(xié)議。時鐘與電源架構(gòu)幾個時鐘域、是否異步、DVFS 幾個檔、哪些模塊可電源門控。輸出是時鐘樹規(guī)劃草案和 UPF 電源意圖初稿。安全與安全功能Root of Trust、安全啟動、密鑰存儲、TrustZone/TEE車規(guī)還要 ISO 26262 的 ASIL 分解和鎖步核?？蓽y性與可調(diào)試性JTAG、斷點、追蹤ETM/PTM、性能計數(shù)器。硅后如果看不見內(nèi)部狀態(tài)等于盲調(diào)。4.2 架構(gòu)探索的常用工件模型功能黃金模型C/C/PythonSystemC TLM-2.0 性能模型指令集仿真器 ISS功耗估算按模塊切換率文檔架構(gòu)規(guī)格書HAS編程手冊 / 寄存器映射內(nèi)存映射與中斷表時鐘復(fù)位電源意圖行為級通過后才會開微架構(gòu)流水線怎么切、冒險怎么處理、DMA 描述符格式、中斷延遲保證。微架構(gòu)評審?fù)ㄟ^才大規(guī)模寫 RTL。跳過這一層直接寫 Verilog后期返工成本極高。5. EDA 工具鏈全景EDAElectronic Design Automation是貫穿設(shè)計全程的軟件基礎(chǔ)設(shè)施。沒有 EDA百萬到百億晶體管無法由人工檢查。工具按階段分成前端、后端、簽核、掩模數(shù)據(jù)準(zhǔn)備晶圓廠另有自己的工藝 EDAOPC、成品率。圖 4 · 主流 EDA 按階段切分。品牌名為業(yè)界常見組合具體以各公司采購為準(zhǔn)5.1 設(shè)計數(shù)據(jù)格式工具之間的“語言”格式內(nèi)容誰用Verilog / SV / VHDL行為與 RTL 硬件描述仿真、綜合、形式化SDC時鐘、輸入輸出延遲、偽路徑、多周期綜合、PR、STAUPF / CPF電源域、隔離單元、電平轉(zhuǎn)換、電源開關(guān)低功耗實現(xiàn)與驗證Liberty (.lib)標(biāo)準(zhǔn)單元延遲、功耗、功能綜合、STALEF / DEF / GDS / OASIS抽象物理 / 布局 / 最終版圖PR、PV、掩模SPEF / DSPF寄生電阻電容簽核 STA、IRSDF反標(biāo)延時門級仿真STIL / WGL / VCD測試向量與波形ATPG、ATE還有一類常被忽略的 EDA模擬/混合信號Spectre、HSPICE、AFS、電磁/封裝HFSS、SIwave、熱Icepak、標(biāo)準(zhǔn)單元特征化Liberate。先進封裝里芯片、中介層、基板要聯(lián)合仿真不再是“核做完再扔給封裝”。6. RTL 設(shè)計RTLRegister Transfer Level寄存器傳輸級用硬件描述語言寫出在哪個時鐘沿數(shù)據(jù)從哪些寄存器經(jīng)過什么組合邏輯寫到哪些寄存器。它是前端的主交付物也是驗證、綜合、DFT 的共同輸入。6.1 數(shù)字 RTL 要覆蓋的設(shè)計類別控制通路有限狀態(tài)機、指令譯碼、總線仲裁、電源狀態(tài)機。數(shù)據(jù)通路ALU、乘法器、SIMD、移位、定點/浮點、CRC、編解碼。存儲子系統(tǒng)緩存、TLB、DMA、內(nèi)存控制器的數(shù)字部分。互連AXI/ACE/CHI 交換、NoC 路由、橋、APB 外設(shè)總線。時鐘復(fù)位時鐘門控、復(fù)位同步釋放、多周期路徑的顯式建模。低功耗結(jié)構(gòu)隔離單元意圖、保留寄存器、電源開關(guān)控制器真正單元常在綜合后插入。DFT 友好寫法避免異步環(huán)、門時鐘要可測、RAM 要有旁路或 BIST 接口。6.2 必須同步做的“非功能”設(shè)計時鐘域交叉 CDC不同時鐘之間不能直接采樣。要用雙觸發(fā)器同步器、異步 FIFO、握手。CDC 工具靜態(tài)檢查遺漏遺漏的 bug 硅后極難復(fù)現(xiàn)。復(fù)位域交叉 RDC一塊邏輯還在復(fù)位、另一塊已經(jīng)工作同樣會亞穩(wěn)態(tài)。復(fù)位樹、異步復(fù)位同步釋放要單獨審?？删C合性約束初值、延遲語句、部分系統(tǒng)任務(wù)只適用于仿真。綜合會忽略或推錯電路必須用 lint 攔住。寄存器與軟件可見性CSR 地址、位域、復(fù)位值、訪問屬性要和軟件頭文件同一數(shù)據(jù)源生成避免“硬件寫 0 有效、軟件當(dāng) 1 有效”。6.3 模擬、射頻、混合信號并行軌道數(shù)字 RTL 不是全部。一顆芯片里通常還有模擬電路設(shè)計LDO、帶隙基準(zhǔn)、比較器、ADC/DAC、溫度傳感器。原理圖 版圖用 SPICE 仿真。射頻 / 高速串行PLL/DLL、SerDesPCIe/USB/C-PHY、RF 前端。要做 PVT、蒙特卡洛、EM/IR、封裝寄生。定制數(shù)字 / 存儲器SRAM 用編譯器生成標(biāo)準(zhǔn)單元庫由晶圓廠或內(nèi)部標(biāo)準(zhǔn)單元團隊提供。IO 與 ESD焊盤、電平、靜電泄放通路。IO 庫選錯封裝和可靠性會一起炸。RTL 階段凍結(jié)物可綜合 RTL、接口文檔、時鐘復(fù)位規(guī)格、UPF 初稿、斷言、已知問題列表。沒有“驗證完成”就宣布 RTL freeze只是把風(fēng)險往后推到更貴的物理階段。7. 功能驗證與確認(rèn)驗證回答“設(shè)計是不是按規(guī)格在工作”確認(rèn)validation回答“規(guī)格是不是用戶要的東西”。大型 SoC 上驗證人力常常超過設(shè)計人力。目標(biāo)不是“找到幾個 bug”而是把未發(fā)現(xiàn)致命缺陷的概率壓到可接受。圖 5 · 驗證金字塔模塊打牢再做集成和系統(tǒng)右側(cè)是每天都在轉(zhuǎn)的回歸閉環(huán)7.1 驗證方法要疊加不能只靠仿真方法干什么擅長不擅長定向用例按規(guī)格手寫場景復(fù)位、啟動、明確協(xié)議組合爆炸約束隨機 UVM受約束地撒激勵記覆蓋率數(shù)據(jù)通路、仲裁、異常深狀態(tài)、稀有時序斷言 SVA把接口契約寫成可檢查屬性協(xié)議違規(guī)立刻爆寫錯斷言會漏或誤報形式化數(shù)學(xué)窮盡部分屬性仲裁公平、CDC、死鎖、等價大系統(tǒng)狀態(tài)空間門級仿真 SDF帶延時的網(wǎng)表復(fù)位釋放、X 態(tài)、DFT極慢只能抽測硬件仿真 / FPGA接近實時跑軟件驅(qū)動、操作系統(tǒng)、長流量可見性差、編譯久7.2 覆蓋率簽核通常看三類代碼覆蓋行、條件、FSM 狀態(tài)/跳轉(zhuǎn)、翻轉(zhuǎn)。它證明“代碼被碰到了”不證明“需求測到了”。功能覆蓋把規(guī)格里的場景寫成 covergroup突發(fā)長度、對齊、錯誤注入、電源切換序列。斷言覆蓋關(guān)鍵屬性被觸發(fā)或被證偽過。另外還有連接檢查、復(fù)位檢查、X 態(tài)傳播、低功耗 UPF 仿真隔離夾子是否夾住、性能仿真帶寬是否達標(biāo)。硅前還要做靜態(tài)簽核lint、CDC/RDC、Ramesh 類復(fù)位檢查、綜合前后等價性LEC。8. 邏輯綜合與 DFT綜合把 RTL 映射成標(biāo)準(zhǔn)單元網(wǎng)表與非門、觸發(fā)器、選擇器、時鐘門。DFT可測性設(shè)計在網(wǎng)表里插入掃描鏈、壓縮器、BIST讓出廠測試能在幾秒內(nèi)看到內(nèi)部故障而不是只能從引腳猜。圖 6 · 綜合與 DFT 把“代碼”變成“對工藝和測試都誠實的網(wǎng)表”8.1 綜合約束 SDC 的關(guān)鍵條目create_clock/ 生成時鐘主時鐘、PLL 分頻、源同步時鐘。輸入輸出延遲芯片相對板級時鐘的建立保持預(yù)算。時鐘不確定度、過渡時間、負(fù)載把抖動和片外負(fù)載預(yù)留進去。偽路徑、多周期路徑異步或故意多拍的路徑必須顯式聲明。時鐘組異步時鐘之間不檢查時序改由 CDC 保證。8.2 DFT 要插入什么掃描鏈Scan把觸發(fā)器串成移位寄存器ATE 可以灌入任意狀態(tài)再捕獲響應(yīng)。這是數(shù)字邏輯測試的根基。壓縮 / 解壓EDT 等內(nèi)部鏈很多芯片引腳很少用偽隨機解壓和特征壓縮降低測試時間。ATPG自動生成卡住故障、過渡故障、橋接、單元內(nèi)部故障的向量并報告覆蓋率。MBISTSRAM/RF 用 March 算法自測可帶冗余修復(fù)fuse/eFuse 修進行列。Logic BIST現(xiàn)場或板上自測車規(guī)、高可靠常用。邊界掃描 1149.1/1149.6測封裝后引腳開路短路也是調(diào)試入口。模擬 / 高速 IO BIST環(huán)回、眼圖、PRBS減少昂貴的模擬測試時間。IJTAG / 1500把內(nèi)核測試接入統(tǒng)一網(wǎng)絡(luò)方便層次化 SoC。DFT 會增加面積和時序壓力但省下的 ATE 時間和硅后定位成本通常高一個數(shù)量級。掃描覆蓋率、BIST 修復(fù)率要寫進流片檢查單。9. 物理設(shè)計后端物理設(shè)計把門級網(wǎng)表變成能制造的幾何圖形每個標(biāo)準(zhǔn)單元放在哪一行、電源網(wǎng)格怎么走、時鐘樹怎么長、信號線在哪一層金屬、通孔打在哪。先進節(jié)點上這是一場“時序、擁塞、功耗、可制造性”同時收斂的優(yōu)化而不是畫圖。圖 7 · 物理設(shè)計不是一次做完工具會在布局、時鐘、布線之間反復(fù)優(yōu)化9.1 庫、工藝包與多角多模后端開工前CAD 要把晶圓廠 PDK 和庫裝進實現(xiàn)環(huán)境技術(shù) LEF層、線寬、通孔規(guī)則、標(biāo)準(zhǔn)單元 LEF/LIB、宏SRAM、模擬 IP的抽象視圖、IO 庫、天線規(guī)則、金屬密度規(guī)則。時序不能只看典型角而要建MMMCMulti-Mode Multi-Corner多個功能模式正常、掃描、休眠、低頻× 多個工藝/電壓/溫度角 × 多個 RC 抽取角。漏掉一個保持角硅上低溫低電壓就可能失效。9.2 Floorplan先決定芯片的“城市規(guī)劃”裸片尺寸與長寬比由面積估計、封裝腔體、切割道、光刻曝光場共同決定。層次化劃分大 SoC 拆成多個物理分區(qū)并行實現(xiàn)頂層再拼裝否則運行時間不可接受。宏擺放大塊 SRAM、PLL、模擬、PHY 先釘死。它們會擋住布線通道必須預(yù)留足夠走廊。通道與飛線看關(guān)鍵總線、DDR、SerDes 的飛線是否繞路繞路意味著時序和擁塞一起壞。IO 與凸點Wire-bond 芯片 IO 在四周Flip-chip 的 bump 在整面陣列。電源 bump 要均勻高速差分要成對并靠近 PHY。密封環(huán)、切割道、對準(zhǔn)標(biāo)記、logo、fuse 盒芯片收尾結(jié)構(gòu)現(xiàn)在就要占位不能最后再擠。9.3 電源規(guī)劃電源網(wǎng)絡(luò)是一張低電阻的金屬網(wǎng)外圍電源環(huán)、高層金屬粗條帶、通孔陣列下到標(biāo)準(zhǔn)單元的電源軌。還要放電源開關(guān)power gating、電平轉(zhuǎn)換、去耦電容decap。規(guī)劃目標(biāo)是最差開關(guān)瞬間標(biāo)準(zhǔn)單元看到的電壓仍高于時序庫假設(shè)同時金屬線電流密度不超過電遷移壽命。電源域邊界必須和 UPF 一致否則隔離單元會對不齊。9.4 布局 Placement全局布局按連線長度和時序權(quán)重把單元撒開。詳細布局與合法化對齊到行、避開宏和阻塞消除重疊。優(yōu)化插緩沖、調(diào)門尺寸、高低閾值電壓互換、克隆高扇出、搬遷關(guān)鍵路徑附近的單元。擁塞估計若某些 G-cell 溢出后面布線必失敗必須先疏散或改 floorplan。9.5 時鐘樹綜合 CTS時鐘是芯片上扇出最大、對偏斜最敏感的網(wǎng)。CTS 用緩沖器/反相器長出樹、魚骨、網(wǎng)格或混合結(jié)構(gòu)把時鐘送到每個觸發(fā)器。指標(biāo)包括插入延遲、偏斜、占空比、功耗時鐘可占總動態(tài)功耗 30% 以上、以及保持時間。有時故意做有用偏斜讓捕獲沿晚一點救建立時間。多電壓、門控時鐘、跨電源域時鐘是 CTS 的難點。9.6 布線 Routing全局布線為每條網(wǎng)分配大致層和區(qū)域不畫精確中心線。軌道分配與詳細布線落到制造網(wǎng)格上打通孔避開短路和間距違例。特殊網(wǎng)時鐘、差分、屏蔽線、電源往往指定非默認(rèn)規(guī)則NDR更寬、更大間距、平行屏蔽。信號完整性并行線太長會產(chǎn)生串?dāng)_延遲和噪聲要對受害網(wǎng)加倍間距或加屏蔽。天線效應(yīng)長金屬在等離子刻蝕時會充電打穿柵氧要用跳層或天線二極管泄放。金屬填充與通孔加倍為了化學(xué)機械拋光平整和通孔良率空區(qū)要補 dummy 金屬關(guān)鍵通孔成對打。10. 簽核與 Tape-out簽核signoff是用“金標(biāo)準(zhǔn)”工具做最后一次判定這份版圖在所有必須關(guān)注的工況下功能、時序、電源、可制造性都過關(guān)才允許交給晶圓廠。Tape-out 的字面意思是“把磁帶寄走”現(xiàn)在指提交最終 GDSII 或 OASIS。圖 8 · 簽核是一組互相獨立的“否決權(quán)”任何一項紅燈都不能流片10.1 時序簽核為什么比實現(xiàn)器報告更嚴(yán)實現(xiàn)工具為了迭代速度會用簡化延時模型。簽核 STA 使用更完整的寄生、片上波動OCV 及統(tǒng)計版 AOCV/POCV、串?dāng)_、老化部分產(chǎn)品和晶圓廠規(guī)定的余量。建立時間決定最高頻率保持時間決定會不會“先天不穩(wěn)”——保持失敗與頻率無關(guān)降頻也救不了。10.2 ECO流片前最后的補丁發(fā)現(xiàn)功能或時序問題后盡量做ECOEngineering Change Order只改少量門和金屬避免全芯片重來。金屬層 ECO 在硅后也能做只改高層掩模成本遠低于全層重投。前提是預(yù)留備用門spare cells和足夠布線資源。Tape-out 包通常包括GDS/OASIS、圖層映射、頂層單元名、掩模版本、DRC/LVS 干凈證明、waiver 清單、IO 坐標(biāo)、凸點圖、fuse 說明。版本號和校驗和必須鎖死防止傳錯文件。a idmask/a11. 掩模與光刻準(zhǔn)備設(shè)計公司交出的 GDS 還不是晶圓廠直接拿去曝光的圖形。掩模數(shù)據(jù)準(zhǔn)備MDP要把版圖拆成各層掩模做光學(xué)鄰近修正再寫成電子束能畫的格式。先進制程上這一步的計算量和掩模成本本身就是一條產(chǎn)線。11.1 關(guān)鍵步驟分層與布爾運算從設(shè)計層導(dǎo)出實際工藝層注入、阻擋、通孔等按晶圓廠層號輸出。RET / OPC光學(xué)鄰近修正。因為光的波長比圖形大必須預(yù)先把掩模畫“變形”晶圓上才得到目標(biāo)形狀。ILT反向光刻用計算求出更自由的掩模圖形7nm 及以下關(guān)鍵層常用。多重圖形一層設(shè)計金屬可能拆成兩三次曝光LELE、SADP、SAQP否則間距做不出來。EUV 與 DUV 分工先進節(jié)點關(guān)鍵層用 13.5 nm EUV其余層仍用 193 nm 浸沒式光刻。掩模制造電子束把圖形寫到鍍鉻石英板上EUV 則是反射式多層膜掩模再檢驗缺陷。套刻與標(biāo)記每層要對準(zhǔn)前層對準(zhǔn)標(biāo)記、測量圖形會做進切割道。掩模缺陷等于每片晶圓都復(fù)制這份缺陷所以掩模檢驗缺陷、臨界尺寸、套刻極嚴(yán)。MPW多項目晶圓把多家芯片拼在同一套掩模上攤成本適合流片驗證不適合上量。12. 晶圓制造晶圓廠把空白硅片變成布滿晶體管和金屬互連的圓片?，F(xiàn)代邏輯廠以 300 mm 晶圓為主潔凈等級極高一片要走幾百到一千多道工藝周期常見 8–16 周先進節(jié)點更長。工藝按深度分成 FEOL做晶體管、MOL局部互連、BEOL多層金屬。圖 9 · 從襯底到凸點的縱向分工FEOL 做開關(guān)BEOL 做接線中間 MOL 把兩者接起來12.1 幾乎每層都在重復(fù)的基本循環(huán)圖 10 · 光刻—圖形轉(zhuǎn)移循環(huán)。幾百層工藝本質(zhì)上是這個循環(huán)加材料變化12.2 FEOL把晶體管做出來起始晶圓單晶硅邏輯常用 p 型襯底SOI 用于部分射頻/低功耗。隔離淺槽隔離 STI防止相鄰器件漏電。阱與閾值注入離子注入定義 NMOS/PMOS 阱和開啟電壓再退火激活。柵極多晶硅柵已讓位給高介電常數(shù)介質(zhì) 金屬柵HKMG。FinFET 把溝道豎成鰭GAA 用納米片四面圍柵。側(cè)墻、源漏外延應(yīng)變硅/鍺硅提高遷移率源漏做成低電阻接觸。自對準(zhǔn)接觸鎢/鈷/釕接觸孔打到有源區(qū)和柵。12.3 MOL 與 BEOL把晶體管連成電路MOL 用局部金屬把擴散區(qū)和柵引到 M1尺寸接近晶體管對電阻和電容極敏感。BEOL 銅雙大馬士革阻擋層 種子層 電鍍 CMP。介質(zhì)用 Low-k / Ultra Low-k 降電容但機械更脆封裝應(yīng)力要小心。通孔電阻和空洞是良率殺手所以有通孔加倍、通孔檢測結(jié)構(gòu)。頂層做鋁或厚銅焊盤再鈍化開窗Flip-chip 則做 UBM 和凸點銅柱。12.4 廠內(nèi)監(jiān)控切割道上有 PCM工藝控制監(jiān)測結(jié)構(gòu)晶體管電性、電阻、電容、擊穿。另有缺陷掃描、套刻、CD-SEM、橢圓偏振測膜厚。晶圓出廠前還有 WAT晶圓驗收測試。設(shè)計公司看到的“這批片子好不好”大量信息來自這些數(shù)據(jù)而不是等封裝完再猜。13. 晶圓測試 CPCPChip Probing針測在還未劃片時用探針卡扎到焊盤或凸點上由 ATE 跑 DFT 圖案。目的是壞管芯不要封裝封裝比管芯還貴時尤其重要、給晶圓廠反饋缺陷圖譜、按速度/漏電分 bin。探針卡 / 垂直探針一次扎一顆或多顆。凸點芯片用對應(yīng) pitch 的探針。測試內(nèi)容掃描、MBIST、邊界掃描、熔絲修調(diào)、關(guān)鍵模擬、高速環(huán)回。完整高速接口有時留到封裝后。圖譜好裸片/壞裸片地圖。中心與邊緣、重復(fù)陣列圖案能區(qū)分隨機顆粒和系統(tǒng)性光刻問題。Inkless不再用墨點標(biāo)壞片而是電子地圖給劃片和封裝挑料。KGDKnown Good Die多芯片封裝前必須先確認(rèn)裸片是好的否則一顆壞核毀掉整顆 SiP。不是所有產(chǎn)品都做完整 CP。極低成本 MCU 可能只做抽樣HBM、2.5D 上的邏輯片則幾乎必須高覆蓋 KGD。14. 封裝封裝把易碎的裸片變成可焊接、可散熱、可引出幾百到上萬個引腳的器件。它還決定信號完整性、供電阻抗和熱阻。先進產(chǎn)品的封裝已是“第二段設(shè)計”不是外殼。圖 11 · 從引線鍵合到 2.5D/3D封裝在決定帶寬、功耗和成本14.1 封裝產(chǎn)線細步驟以 FC-BGA 為例晶圓減薄背面磨削到目標(biāo)厚度利于散熱和疊層但增加破片風(fēng)險。晶圓凸點若晶圓廠未做完銅柱OSAT 補做 UBM 和凸點。劃片刀輪或激光隱切 裂片得到單顆管芯。倒裝鍵合管芯凸點對準(zhǔn)基板焊盤回流焊接。底部填充 underfill環(huán)氧填充間隙緩解 CTE 失配造成的疲勞。散熱蓋 / 塑封高性能芯片加 IHS 與導(dǎo)熱界面材料消費芯片常模塑。植球基板背面植 BGA 錫球形成可上板的封裝。激光刻字、外觀、X-Ray / 超聲查空洞、偏移、分層。14.2 基板與信號完整性有機基板是多層微帶/帶狀線電路板負(fù)責(zé)把芯片幾百微米節(jié)距扇出到板上毫米節(jié)距。要做電源平面、參考地、差分等長、過孔殘樁控制。2.5D 中介層用硅上細 RDL 把 HBM 和主芯片連在一起帶寬遠超有機基板但成本和良率更難。15. 終測、老化與可靠性封裝后的器件才接近用戶拿到的形態(tài)。終測FT用機械手把芯片送進 ATE 插座跑更完整的向量和模擬參數(shù)。很多產(chǎn)品還要老化、系統(tǒng)級測試和可靠性認(rèn)證才能進入量產(chǎn)放行。圖 12 · 測試是漏斗每一級都在用更接近使用條件的方法抓漏網(wǎng)失效15.1 終測通常包含直流參數(shù)功耗、漏電、IO 電平、開短路。掃描與 BIST 全圖案必要時多電壓、多溫度三溫測試。PLL 鎖定、存儲器修調(diào)后的再測。高速 IO 的環(huán)回、抖動、誤碼視插座帶寬和成本取舍。模擬 trim把 ADC 偏移、基準(zhǔn)電壓寫進 eFuse。15.2 可靠性項目認(rèn)證不是每顆都做項目目的典型手段HTOL高溫工作壽命抓老化高溫高電壓動態(tài)運行HAST / THB潮濕腐蝕、封裝進水高溫高濕偏壓溫度循環(huán) TC焊點、凸點疲勞高低溫反復(fù)沖擊ESD / Latch-up靜電與閂鎖HBM/CDM 模型、電流注入機械彎曲、跌落、振動板級與封裝級試驗電遷移 / TDDB / HCI / BTI晶體管與互連壽命晶圓級或封裝級加速老化burn-in針對早期失效浴缸曲線的“嬰兒期”高溫高應(yīng)力下讓薄弱器件先壞避免到客戶現(xiàn)場再壞。高可靠產(chǎn)品幾乎必做消費類可能抽測或用智能電壓應(yīng)力代替。a idyield/a16. 良率、失效分析與量產(chǎn)首片硅first silicon回來不是終點而是硅后驗證的開始上電、時鐘、掃描通路、存儲器、再跑軟件。同時良率工程開始把 CP/FT 失敗分類決定是設(shè)計問題、工藝窗口問題還是封裝應(yīng)力問題。16.1 硅后要做的事Bring-up最小可啟動路徑。先確認(rèn)電源、JTAG、PLL再加載固件。特征化Shmoo 圖掃電壓-頻率畫合格窗口測功耗、熱、IO 眼圖。失效分析 FA從 ATE 失敗向量反推到掃描鏈單元再用 EMMI、激光電壓探測、FIB 切片、SEM/TEM 看到底是空洞、短路還是設(shè)計熱點。改版決策軟件繞過、fuse 修、金屬 ECO還是全層 respin。良率爬坡與晶圓廠一起收緊工藝窗口、加 dummy、改密度、調(diào)整測試限。16.2 量產(chǎn)放行通常要滿足功能/性能基線、DFT 覆蓋率、CP/FT 良率穩(wěn)定、可靠性認(rèn)證通過、供應(yīng)鏈基板、探針卡、插座具備產(chǎn)能、追溯體系晶圓批號-坐標(biāo)-封裝批次建立。車規(guī)、工業(yè)、醫(yī)療還會鎖工藝和 BOM改任何材料都要再認(rèn)證。16.3 回看整條鏈的數(shù)據(jù)圖 13 · 從規(guī)格文件到出貨批次版本管理失敗等于制造失敗17. 術(shù)語速查術(shù)語含義EDA電子設(shè)計自動化覆蓋仿真、綜合、布局布線、簽核等軟件RTL寄存器傳輸級描述前端主設(shè)計形態(tài)行為設(shè)計比 RTL 更高的抽象算法、SystemC、架構(gòu)性能模型PPA性能、功耗、面積設(shè)計三角PDK工藝設(shè)計套件晶圓廠給設(shè)計公司的規(guī)則與模型DFT / ATPG / BIST可測性設(shè)計、自動測試圖案生成、內(nèi)建自測STA靜態(tài)時序分析不跑向量就檢查建立/保持DRC / LVS設(shè)計規(guī)則檢查、版圖與原理圖對照GDSII / OASIS最終版圖數(shù)據(jù)庫格式FEOL / MOL / BEOL前段晶體管、中段接觸、后段金屬互連OPC / EUV光學(xué)鄰近修正、極紫外光刻CP / FT / SLT晶圓針測、封裝終測、系統(tǒng)級測試OSAT外包封裝測試廠Tape-out把簽核后的版圖交給晶圓廠開掩模ECO / Respin局部工程更改 / 整輪重新流片若只用一句話記行為與架構(gòu)決定該不該做RTL 與驗證決定做對沒有物理設(shè)計決定做得出來晶圓廠決定做得出來的硅好不好封測決定交到客戶手里還能不能用。本文為流程說明圖為示意而非某家代工廠的真實層棧或工具菜單。具體節(jié)點、庫和簽核清單以合作晶圓廠 PDK 與項目檢查單為準(zhǔn)。