1. 項(xiàng)目概述為什么JESD204B的時(shí)鐘如此“挑剔”如果你正在設(shè)計(jì)一塊高速數(shù)據(jù)采集卡或者搗鼓新一代的無(wú)線通信基站大概率會(huì)碰到JESD204B這個(gè)接口。它早已不是新鮮事物但每次項(xiàng)目落地尤其是第一次接觸的工程師總會(huì)栽在它的時(shí)鐘系統(tǒng)上。我見(jiàn)過(guò)太多項(xiàng)目鏈路死活建立不起來(lái)數(shù)據(jù)眼圖一塌糊涂最后追根溯源問(wèn)題往往不是出在復(fù)雜的協(xié)議狀態(tài)機(jī)而是最基礎(chǔ)的時(shí)鐘沒(méi)給對(duì)。這個(gè)接口對(duì)時(shí)鐘的“挑剔”程度遠(yuǎn)超傳統(tǒng)的LVDS或并行接口。簡(jiǎn)單來(lái)說(shuō)JESD204B是一種用于連接高速數(shù)據(jù)轉(zhuǎn)換器ADC/DAC和邏輯器件如FPGA的串行協(xié)議。它的核心優(yōu)勢(shì)在于用更少的線實(shí)現(xiàn)極高的數(shù)據(jù)傳輸率從而簡(jiǎn)化PCB布局、降低功耗和成本。但這一切便利性的前提是建立一個(gè)穩(wěn)定、同步的物理層。而時(shí)鐘正是這個(gè)物理層的“心跳”和“節(jié)拍器”。JESD204B協(xié)議定義了三種子類(lèi)Subclass其中Subclass 1是目前應(yīng)用最廣泛的它嚴(yán)格依賴(lài)于一個(gè)外部提供的設(shè)備時(shí)鐘Device Clock和同步時(shí)鐘SYSREF來(lái)實(shí)現(xiàn)多芯片間的確定性延遲。你的時(shí)鐘質(zhì)量直接決定了鏈路能否啟動(dòng)、數(shù)據(jù)是否對(duì)齊、系統(tǒng)誤碼率的高低。所以當(dāng)我們談?wù)摗癑ESD204B串行接口時(shí)鐘需要及其實(shí)現(xiàn)”時(shí)絕不是在討論一個(gè)普通的時(shí)鐘源。我們是在構(gòu)建一個(gè)精密計(jì)時(shí)系統(tǒng)它需要滿(mǎn)足嚴(yán)格的相位噪聲、抖動(dòng)、偏斜和同步要求。這篇文章我就結(jié)合自己踩過(guò)的坑和調(diào)通的經(jīng)驗(yàn)把JESD204B時(shí)鐘的需求拆解明白并給出從選型、設(shè)計(jì)到調(diào)試的完整實(shí)現(xiàn)思路。無(wú)論你是正在評(píng)估芯片選型還是已經(jīng)畫(huà)好了板子正在苦苦調(diào)試希望這些內(nèi)容能幫你把這條高速數(shù)據(jù)通道的“地基”打牢。2. JESD204B時(shí)鐘系統(tǒng)核心需求深度拆解要搞定時(shí)鐘首先得徹底理解協(xié)議對(duì)時(shí)鐘到底提了哪些要求。很多人只關(guān)注“需要多少M(fèi)Hz的時(shí)鐘”這遠(yuǎn)遠(yuǎn)不夠。JESD204B的時(shí)鐘需求是一個(gè)多維度的約束集合。2.1 核心時(shí)鐘信號(hào)Device Clock與SYSREF的角色與關(guān)系這是最容易混淆的地方。JESD204B系統(tǒng)里通常有兩個(gè)關(guān)鍵的時(shí)鐘信號(hào)設(shè)備時(shí)鐘 (Device Clock, 簡(jiǎn)稱(chēng)DCLK或CLK)這是轉(zhuǎn)換器ADC/DAC和FPGA收發(fā)器Transceiver的“心臟”。它直接用于驅(qū)動(dòng)串行器/解串器SerDes的并行到串行轉(zhuǎn)換。ADC的采樣時(shí)鐘通常由這個(gè)時(shí)鐘經(jīng)過(guò)內(nèi)部PLL倍頻/分頻產(chǎn)生。它的頻率與串行鏈路速率有直接關(guān)系鏈路速率 設(shè)備時(shí)鐘頻率 × 40對(duì)于大多數(shù)標(biāo)準(zhǔn)配置。例如你需要一個(gè)10 Gbps的串行鏈路那么設(shè)備時(shí)鐘就需要250 MHz。系統(tǒng)參考時(shí)鐘 (SYSREF)這是整個(gè)系統(tǒng)的“指揮棒”。它是一個(gè)周期性的脈沖信號(hào)唯一使命就是為所有鏈路設(shè)備多個(gè)ADC、DAC、FPGA提供一個(gè)絕對(duì)的時(shí)間參考點(diǎn)。所有設(shè)備都在SYSREF的邊沿通常是上升沿對(duì)齊其內(nèi)部的多幀時(shí)鐘LMFC相位。正是通過(guò)這個(gè)對(duì)齊實(shí)現(xiàn)了Subclass 1所要求的“確定性延遲”。SYSREF的頻率必須是LMFC頻率的整數(shù)分頻而LMFC頻率又與幀時(shí)鐘、設(shè)備時(shí)鐘相關(guān)。關(guān)鍵理解你可以把Device Clock想象成樂(lè)手各自演奏的節(jié)拍速度而SYSREF就是指揮在某一刻用力揮下的起拍動(dòng)作。所有樂(lè)手設(shè)備看到指揮的動(dòng)作都在下一個(gè)節(jié)拍點(diǎn)整齊地開(kāi)始演奏。沒(méi)有SYSREF這個(gè)“起拍”每個(gè)樂(lè)手開(kāi)始的時(shí)間點(diǎn)就可能錯(cuò)位音樂(lè)就亂了。2.2 時(shí)鐘性能的硬指標(biāo)抖動(dòng)、頻偏與漂移協(xié)議文檔和芯片數(shù)據(jù)手冊(cè)會(huì)給出明確的時(shí)鐘性能要求主要看以下幾個(gè)參數(shù)抖動(dòng) (Jitter)這是時(shí)鐘邊沿偏離其理想位置的時(shí)間誤差。對(duì)于JESD204B我們最關(guān)心的是相位抖動(dòng)通常要求在某個(gè)頻偏范圍內(nèi)如12 kHz 到 20 MHz的積分抖動(dòng)RJ足夠低。高頻抖動(dòng)會(huì)直接惡化串行數(shù)據(jù)的眼圖增加誤碼率。例如一個(gè)高速ADC可能要求250 MHz設(shè)備時(shí)鐘的RMS相位抖動(dòng)小于100 fs飛秒。這個(gè)值極其嚴(yán)苛普通的晶振或時(shí)鐘發(fā)生器很難滿(mǎn)足。頻偏 (Frequency Accuracy)指時(shí)鐘實(shí)際頻率與標(biāo)稱(chēng)頻率的偏差。雖然SerDes的時(shí)鐘數(shù)據(jù)恢復(fù)CDR電路能容忍一定的頻偏但過(guò)大的頻偏會(huì)導(dǎo)致CDR壓力增大長(zhǎng)期可能引起緩沖區(qū)上溢或下溢。通常要求頻偏在±100 ppm以?xún)?nèi)。漂移 (Wander)指長(zhǎng)期的低頻相位變化。這主要影響系統(tǒng)同步的長(zhǎng)期保持能力在需要長(zhǎng)時(shí)間同步的系統(tǒng)中如多基站協(xié)作尤為重要。實(shí)操心得數(shù)據(jù)手冊(cè)上的抖動(dòng)指標(biāo)往往是在最理想條件下給出的。在實(shí)際設(shè)計(jì)中你必須考慮時(shí)鐘分配路徑帶來(lái)的額外抖動(dòng)——包括時(shí)鐘緩沖器、PCB走線、電源噪聲等。我的經(jīng)驗(yàn)是選擇的時(shí)鐘源其標(biāo)稱(chēng)抖動(dòng)性能最好比芯片要求再優(yōu)20%-30%為后續(xù)的分配損耗留出余量。2.3 時(shí)序關(guān)系建立與保持時(shí)間的窗口除了時(shí)鐘本身的質(zhì)量Device Clock和SYSREF之間的時(shí)序關(guān)系至關(guān)重要這直接關(guān)系到SYSREF能否被正確采樣。SYSREF相對(duì)于Device Clock的建立/保持時(shí)間SYSREF信號(hào)需要被Device Clock的某個(gè)邊沿具體是上升沿還是下降沿取決于芯片設(shè)計(jì)在內(nèi)部寄存器中采樣。因此SYSREF的有效邊沿必須在Device Clock的有效邊沿前后滿(mǎn)足芯片要求的建立時(shí)間Tsu和保持時(shí)間Th。如果不滿(mǎn)足可能導(dǎo)致SYSREF采樣不穩(wěn)定有時(shí)能同步成功有時(shí)失敗表現(xiàn)為鏈路的隨機(jī)性建立失敗。SYSREF的脈寬與周期SYSREF通常不是一個(gè)連續(xù)時(shí)鐘而是一個(gè)周期性脈沖。其脈寬必須足夠?qū)捯源_保能被可靠捕獲其周期通常是多個(gè)LMFC周期以便在系統(tǒng)初始化時(shí)提供足夠的捕獲機(jī)會(huì)初始化后可以被禁用以降低噪聲。3. 時(shí)鐘方案設(shè)計(jì)與器件選型實(shí)戰(zhàn)理解了需求下一步就是如何實(shí)現(xiàn)。這里沒(méi)有“一招鮮”的方案需要根據(jù)系統(tǒng)復(fù)雜度、性能和成本進(jìn)行權(quán)衡。3.1 常見(jiàn)時(shí)鐘架構(gòu)方案對(duì)比根據(jù)系統(tǒng)中轉(zhuǎn)換器和邏輯器件的數(shù)量主要有三種架構(gòu)公共時(shí)鐘架構(gòu)這是最經(jīng)典和推薦的方式。使用一個(gè)超低抖動(dòng)的時(shí)鐘發(fā)生器如TI的LMK系列ADI的HMC系列同時(shí)產(chǎn)生同源的Device Clock和SYSREF分配給所有ADC/DAC和FPGA。這種方式保證了時(shí)鐘同源性相位關(guān)系最易控制。優(yōu)點(diǎn)同步性能最好時(shí)序關(guān)系明確。缺點(diǎn)對(duì)時(shí)鐘發(fā)生器性能要求高可能需要多路輸出成本較高。實(shí)現(xiàn)要點(diǎn)確保時(shí)鐘發(fā)生器的SYSREF輸出與Device Clock輸出之間的偏斜Skew是固定的并且滿(mǎn)足接收端的建立保持時(shí)間要求。這通常需要利用時(shí)鐘芯片的同步輸出和延遲調(diào)整功能。轉(zhuǎn)發(fā)時(shí)鐘架構(gòu)由FPGA或一個(gè)主設(shè)備產(chǎn)生Device Clock和SYSREF分發(fā)給其他從設(shè)備。這在FPGA作為主控的系統(tǒng)中很常見(jiàn)。優(yōu)點(diǎn)節(jié)省一顆獨(dú)立的時(shí)鐘芯片成本較低。缺點(diǎn)FPGA普通時(shí)鐘輸出引腳如LVDS的抖動(dòng)性能往往較差可能無(wú)法滿(mǎn)足高速ADC的要求。需要評(píng)估FPGA的專(zhuān)用高性能時(shí)鐘輸出如GTX的參考時(shí)鐘輸出是否可用及其性能。實(shí)操心得我曾在一個(gè)項(xiàng)目中使用FPGA的GTX參考時(shí)鐘輸出來(lái)驅(qū)動(dòng)ADC的Device Clock雖然節(jié)省了成本但為了優(yōu)化抖動(dòng)在PCB布局和電源濾波上花了大量精力。對(duì)于鏈路速率超過(guò)5 Gbps的情況建議謹(jǐn)慎使用此方案。獨(dú)立時(shí)鐘同步脈沖架構(gòu)Device Clock由各設(shè)備本地的高性能晶振提供而SYSREF由一個(gè)主設(shè)備產(chǎn)生并分發(fā)。這種方式較少見(jiàn)適用于對(duì)Device Clock抖動(dòng)要求極高且各設(shè)備需獨(dú)立時(shí)鐘的場(chǎng)景同步難度最大。方案選擇建議對(duì)于大多數(shù)多片ADC/DAC的高速采集系統(tǒng)公共時(shí)鐘架構(gòu)是最穩(wěn)妥、性能最有保障的選擇。不要為了省下一顆時(shí)鐘芯片的成本而給后續(xù)調(diào)試帶來(lái)無(wú)窮無(wú)盡的麻煩。3.2 關(guān)鍵器件選型時(shí)鐘發(fā)生器與緩沖器時(shí)鐘發(fā)生器你需要選擇一款支持JESD204B的專(zhuān)用時(shí)鐘發(fā)生器。關(guān)鍵看以下幾點(diǎn)輸出抖動(dòng)查看其在目標(biāo)頻率下的RMS相位抖動(dòng)如12k-20MHz積分帶寬必須低于你最苛刻的那個(gè)ADC的要求。輸出數(shù)量需要多少路Device Clock輸出和SYSREF輸出確保路數(shù)足夠。同步功能是否支持多路輸出相位同步這是實(shí)現(xiàn)“公共時(shí)鐘”架構(gòu)的基礎(chǔ)。SYSREF生成能力能否根據(jù)輸入的Device Clock靈活生成符合要求的SYSREF脈沖周期、脈寬可配有些芯片還能將SYSREF與Device Clock對(duì)齊到指定邊沿這能極大簡(jiǎn)化時(shí)序設(shè)計(jì)。接口通常通過(guò)I2C或SPI配置確保與主控的連接方便。時(shí)鐘緩沖器當(dāng)時(shí)鐘發(fā)生器輸出路數(shù)不夠或需要驅(qū)動(dòng)多個(gè)負(fù)載時(shí)需要用到時(shí)鐘緩沖器。選型時(shí)要注意附加抖動(dòng)緩沖器本身會(huì)給時(shí)鐘增加抖動(dòng)要選擇“超低附加抖動(dòng)”的型號(hào)。輸出偏斜多路輸出之間的偏斜要小特別是同時(shí)分配Device Clock和SYSREF時(shí)偏斜過(guò)大會(huì)破壞時(shí)序窗口。扇出能力確保能驅(qū)動(dòng)后級(jí)所有負(fù)載。避坑指南仔細(xì)閱讀時(shí)鐘芯片數(shù)據(jù)手冊(cè)中關(guān)于“JESD204B Compliance”的章節(jié)或應(yīng)用筆記。廠商如TI, ADI通常會(huì)提供經(jīng)過(guò)驗(yàn)證的配置腳本或寄存器設(shè)置直接使用這些配置能避免很多底層陷阱。4. PCB設(shè)計(jì)與時(shí)鐘分配網(wǎng)絡(luò)實(shí)現(xiàn)細(xì)節(jié)再好的時(shí)鐘芯片糟糕的PCB設(shè)計(jì)也能讓它性能盡失。時(shí)鐘路徑是PCB上需要最高優(yōu)先級(jí)對(duì)待的部分。4.1 電源與去耦干凈的時(shí)鐘源于干凈的電源時(shí)鐘發(fā)生器和緩沖器對(duì)電源噪聲極其敏感。使用線性穩(wěn)壓器為時(shí)鐘芯片供電的LDO其噪聲指標(biāo)如輸出噪聲電壓密度要盡可能低。多層陶瓷電容組合在每個(gè)時(shí)鐘芯片的電源引腳處采用經(jīng)典的去耦策略一個(gè)較大容值的鉭電容或陶瓷電容如10uF處理低頻噪聲搭配多個(gè)小容值如0.1uF, 0.01uF的X7R/X5R陶瓷電容處理中高頻噪聲并盡可能靠近電源引腳放置。獨(dú)立的電源平面如果條件允許為時(shí)鐘電路提供獨(dú)立的電源層并使用磁珠或0歐電阻與數(shù)字電源隔離防止數(shù)字電路的開(kāi)關(guān)噪聲通過(guò)電源耦合進(jìn)來(lái)。4.2 布線規(guī)則控制阻抗、減少串?dāng)_與保持等長(zhǎng)阻抗控制時(shí)鐘線必須是受控阻抗的差分走線通常是100Ω差分。使用PCB廠提供的疊層參數(shù)精確計(jì)算線寬和間距。單端時(shí)鐘已無(wú)法滿(mǎn)足高速需求。參考平面差分線下方必須有一個(gè)完整、無(wú)分割的參考平面通常是地平面為返回電流提供順暢路徑。等長(zhǎng)匹配對(duì)于多路Device Clock或SYSREF走線長(zhǎng)度必須嚴(yán)格等長(zhǎng)以最小化各設(shè)備接收到時(shí)鐘信號(hào)之間的偏斜。我通常要求等長(zhǎng)誤差在5 mil0.127mm以?xún)?nèi)。對(duì)于Device Clock和對(duì)應(yīng)的SYSREF這對(duì)信號(hào)它們之間的走線長(zhǎng)度差也需要控制以滿(mǎn)足建立保持時(shí)間。遠(yuǎn)離干擾源時(shí)鐘線應(yīng)遠(yuǎn)離任何高速數(shù)字總線如DDR內(nèi)存線、開(kāi)關(guān)電源電路和模擬輸入/輸出線。必要時(shí)在時(shí)鐘線兩側(cè)布置接地過(guò)孔“屏蔽墻”。終端匹配在接收端使用精確的差分終端電阻如100Ω并直接放置在接收芯片的引腳附近。源端串聯(lián)匹配電阻也可能需要用于改善信號(hào)完整性其值需根據(jù)仿真確定。4.3 仿真驗(yàn)證信號(hào)完整性預(yù)分析在投板前使用SI工具如HyperLynx, ADS進(jìn)行簡(jiǎn)單的仿真非常有必要。拓?fù)浣Y(jié)構(gòu)確認(rèn)時(shí)鐘分配網(wǎng)絡(luò)是點(diǎn)對(duì)點(diǎn)還是一驅(qū)多。一驅(qū)多需要更謹(jǐn)慎的設(shè)計(jì)。眼圖仿真對(duì)關(guān)鍵的Device Clock路徑進(jìn)行眼圖分析查看在考慮抖動(dòng)、ISI等因素后眼高和眼寬是否還有足夠的余量。時(shí)序分析仿真SYSREF相對(duì)于Device Clock在接收端輸入引腳處的時(shí)序確保其落在有效的建立保持時(shí)間窗口內(nèi)。這需要你提取走線延遲的S參數(shù)模型。5. 系統(tǒng)調(diào)試與問(wèn)題排查實(shí)錄板子回來(lái)了上電后鏈路不工作十有八九是時(shí)鐘問(wèn)題。以下是我總結(jié)的排查流程和常見(jiàn)問(wèn)題。5.1 上電檢查與基礎(chǔ)測(cè)量電源和使能首先用萬(wàn)用表確認(rèn)時(shí)鐘芯片的供電電壓正確使能引腳電平正確。時(shí)鐘有無(wú)用示波器在時(shí)鐘芯片的輸出引腳上測(cè)量確認(rèn)Device Clock和SYSREF信號(hào)是否存在頻率是否大致正確。此時(shí)先不關(guān)心質(zhì)量只看有無(wú)。配置確認(rèn)通過(guò)I2C/SPI讀取時(shí)鐘芯片的內(nèi)部寄存器確認(rèn)配置如輸出頻率、分頻比、SYSREF模式是否與軟件寫(xiě)入的一致。有時(shí)接口電平不匹配會(huì)導(dǎo)致配置失敗。5.2 時(shí)鐘質(zhì)量評(píng)估抖動(dòng)與眼圖這是核心步驟需要用到高性能示波器帶寬遠(yuǎn)大于時(shí)鐘頻率通常要求5次諧波和抖動(dòng)分析軟件。連接使用差分探頭或示波器的差分輸入模式直接點(diǎn)在接收芯片如ADC的時(shí)鐘輸入引腳焊盤(pán)上測(cè)量。測(cè)試點(diǎn)要盡可能靠近芯片。測(cè)量項(xiàng)目時(shí)域波形觀察時(shí)鐘波形是否干凈過(guò)沖/下沖是否嚴(yán)重幅值是否達(dá)標(biāo)。眼圖直接觀察時(shí)鐘信號(hào)的眼圖。一個(gè)干凈、張開(kāi)度大的眼圖是基礎(chǔ)?？梢源蜷_(kāi)示波器的抖動(dòng)分離功能分析隨機(jī)抖動(dòng)和確定性抖動(dòng)。相位噪聲/抖動(dòng)譜如果示波器支持測(cè)量時(shí)鐘的相位噪聲譜觀察在特定頻偏范圍內(nèi)的積分抖動(dòng)是否達(dá)標(biāo)。重點(diǎn)關(guān)注低頻段與SYSREF同步相關(guān)和高頻段與SerDes抖動(dòng)容限相關(guān)。常見(jiàn)問(wèn)題1時(shí)鐘抖動(dòng)過(guò)大現(xiàn)象鏈路誤碼率高或根本無(wú)法鎖定。眼圖模糊抖動(dòng)測(cè)量值超標(biāo)。排查檢查時(shí)鐘芯片的電源紋波可能是LDO噪聲或去耦不足。檢查PCB布線是否靠近噪聲源參考平面是否不完整。確認(rèn)時(shí)鐘芯片的輸入?yún)⒖紩r(shí)鐘如果有時(shí)本身質(zhì)量是否夠好。嘗試降低輸出頻率看抖動(dòng)是否改善以判斷是芯片本身問(wèn)題還是設(shè)計(jì)問(wèn)題。5.3 SYSREF時(shí)序驗(yàn)證與鏈路建立這是調(diào)試Subclass 1鏈路最關(guān)鍵的環(huán)節(jié)。同步測(cè)量使用雙通道或更多通道的示波器同時(shí)測(cè)量到達(dá)ADC或FPGA的Device Clock和SYSREF信號(hào)。驗(yàn)證時(shí)序放大波形找到SYSREF脈沖邊沿和最近的Device Clock邊沿。測(cè)量它們之間的時(shí)間差。這個(gè)時(shí)間差必須在芯片數(shù)據(jù)手冊(cè)規(guī)定的建立保持時(shí)間窗口內(nèi)。注意這個(gè)窗口通常非常小可能只有幾百皮秒。觸發(fā)模式如果SYSREF是周期性的可以用SYSREF作為觸發(fā)源穩(wěn)定觀察它與Device Clock的關(guān)系。如果SYSREF只在初始化時(shí)發(fā)送幾次可能需要使用示波器的序列觸發(fā)或存儲(chǔ)深度模式來(lái)捕獲。常見(jiàn)問(wèn)題2鏈路初始化隨機(jī)失敗現(xiàn)象系統(tǒng)多次上電或復(fù)位有時(shí)鏈路能成功建立有時(shí)失敗。排查首要懷疑SYSREF時(shí)序這幾乎是最常見(jiàn)的原因。用上述方法仔細(xì)測(cè)量時(shí)序。由于PCB延遲、溫度變化等因素SYSREF邊沿可能剛好在時(shí)鐘采樣窗口的邊緣游走。解決方案調(diào)整時(shí)鐘芯片延遲許多高性能時(shí)鐘發(fā)生器如LMK0482x可以數(shù)字微調(diào)每路輸出的延遲精確到ps級(jí)。通過(guò)調(diào)整SYSREF輸出或Device Clock輸出的延遲將SYSREF邊沿“挪”到采樣窗口中央。調(diào)整FPGA內(nèi)延遲一些FPGA的GTX收發(fā)器也支持對(duì)參考時(shí)鐘和SYSREF路徑引入可調(diào)延遲。檢查SYSREF脈寬確保脈寬符合要求太窄可能無(wú)法被可靠捕獲。常見(jiàn)問(wèn)題3多器件之間同步失敗現(xiàn)象多個(gè)ADC采集的數(shù)據(jù)在FPGA內(nèi)無(wú)法對(duì)齊。排查確認(rèn)所有ADC和FPGA的Device Clock和SYSREF是同源的。測(cè)量到達(dá)每個(gè)ADC的SYSREF信號(hào)與公共Device Clock之間的時(shí)序。由于走線長(zhǎng)度不同它們到達(dá)的時(shí)間可能有差異。這個(gè)差異必須小于一個(gè)Device Clock周期否則會(huì)導(dǎo)致LMFC相位對(duì)齊到不同的周期并且最好遠(yuǎn)小于建立保持時(shí)間窗口。使用時(shí)鐘緩沖器并確保其輸出偏斜足夠小。在FPGA邏輯中檢查各鏈路的狀態(tài)寄存器確認(rèn)所有鏈路的SYNC~信號(hào)都已釋放表示鏈路已建立并且各通道的幀對(duì)齊和通道對(duì)齊是否已完成。5.4 調(diào)試工具與技巧FPGA的IBERT/眼圖掃描工具Xilinx的IBERT或Intel的Eye Scanner是強(qiáng)大的內(nèi)置工具。它們可以直接在FPGA的收發(fā)器上產(chǎn)生和分析高速串行信號(hào)測(cè)量鏈路誤碼率和眼圖輪廓。你可以先用一個(gè)干凈的偽隨機(jī)碼流PRBS測(cè)試時(shí)鐘和收發(fā)器本身的性能排除數(shù)據(jù)源的問(wèn)題。芯片狀態(tài)寄存器養(yǎng)成通過(guò)SPI/I2C讀取ADC、時(shí)鐘芯片、FPGA收發(fā)器內(nèi)部狀態(tài)寄存器的習(xí)慣。很多錯(cuò)誤標(biāo)志如時(shí)鐘丟失、PLL失鎖、緩沖器溢出都能在這里找到線索。溫循測(cè)試系統(tǒng)在室溫下工作正常不代表在高低溫下也能穩(wěn)定。進(jìn)行高低溫循環(huán)測(cè)試觀察時(shí)鐘抖動(dòng)和SYSREF時(shí)序的變化。如果發(fā)現(xiàn)問(wèn)題可能需要重新評(píng)估時(shí)鐘源的穩(wěn)定性或收緊時(shí)序余量。時(shí)鐘是JESD204B系統(tǒng)的基石它的設(shè)計(jì)和調(diào)試需要耐心和細(xì)致。把時(shí)鐘問(wèn)題解決鏈路建立的成功率就能提升八成以上。剩下的兩成才是協(xié)議配置、數(shù)據(jù)對(duì)齊等邏輯層的問(wèn)題。記住一個(gè)原則在高速數(shù)字系統(tǒng)里先保證物理層的正確與穩(wěn)定再談邏輯功能。