089、MIPI C-PHY與D-PHY混合布局的帶寬計算與信號完整性——基于Cadence仿真的量產(chǎn)設(shè)計指南上個月在產(chǎn)線上被一個怪問題折騰到凌晨兩點。整機功耗、溫升、老化全過了，偏偏在-20℃低溫箱里跑兩小時，攝像頭預(yù)覽畫面邊緣出現(xiàn)水波紋，不是雪花也不是花屏，就是那種慢速滾動的明暗條紋。示波器點開CSI時鐘腳，眼圖張得挺開，幅度也夠，但再往深處查，發(fā)現(xiàn)數(shù)據(jù)通道的共模電壓在低溫下漂了將近80mV。查遍原理圖，沒毛病，最后把PCB文件翻出來，對著Cadence的仿真報告一看——C-PHY和D-PHY混用的那條總線，走線長度差了兩百多mil，低溫下時序裕量直接歸零。這活兒，教科書上不會寫。先別急著算帶寬。很多人一上來就套公式：C-PHY單lane是3.5Gbps，D-PHY單lane是2.5Gbps，然后乘lane數(shù)加總。這算的是鏈路峰值，不是系統(tǒng)帶寬。真正的系統(tǒng)帶寬瓶頸在時鐘恢復和信號完整性上，尤其混合布局時，兩種物理層的電氣特性完全不同，共用一組PCB走線區(qū)域，串擾和反射的疊加效應(yīng)遠比單一PHY復雜。C-PHY的物理層是3線差分，每根線相對地有3種電平狀態(tài)，編碼后每個symbol攜帶2.28bit信息，時鐘嵌入在數(shù)據(jù)里，沒有單獨的時鐘lane。D-PHY是源同步，時鐘和數(shù)據(jù)分開走，1Gbps以下用DDR模式，以上用HS模式?；煊脮r最頭疼的是端接電阻——C-PHY的接收端是三個100Ω電阻星形連接，D-PHY是每個差分對兩端各100Ω。如果你在PCB上把兩種PHY的走線放在同一層且間距不夠，C-PHY的共模電平變化會通過耦合電容串到D-PHY的差分對上，輕則抖動增加，重則低溫下直接誤碼。帶寬計算要分兩步走。第一步算物理層